【正文】 公司收購(gòu) ,之后 Cadence 公司就成為了普及 Verilog 的中堅(jiān)力量。提出這種語(yǔ)言的最初目的是用于方針和驗(yàn)證工具。 6. 不要在兩個(gè)或兩個(gè)以上的語(yǔ)句塊（ always 或 initial）中對(duì)同一個(gè)信號(hào)賦值。 4. 使用完備的 if…else 語(yǔ)句，使用條件完備的 case 語(yǔ)句并設(shè)計(jì) default 操作，以防止產(chǎn)生鎖存器 latch，因?yàn)殒i存器對(duì)毛刺敏感。 RLT 級(jí)設(shè)計(jì)時(shí)需注意的問(wèn)題： 1. 凡是在 always 或 initial 語(yǔ)句中賦值的變量，一定是 reg 類型變量；凡是在 assign 語(yǔ)句中賦值的變量， 10 一定是 wirc 類型變量； 2. 定 義 存 儲(chǔ) 器 ：reg[3:0]MLMORY[7:0]。其含義是，一旦接通電源，所有電路同時(shí)工作。 首先，我們需要建立硬件設(shè)計(jì)的意識(shí)，硬件意思是 RTL 級(jí)設(shè)計(jì)的基礎(chǔ)。這同一般的軟件設(shè)計(jì) 有很大的區(qū)別，因?yàn)閷?duì)于很多的軟件代碼，硬件電路是無(wú)法實(shí)現(xiàn)的（即無(wú)法綜合，從語(yǔ)言到硬件電路的解析過(guò)程稱為綜合）。配置文件一般為 .pof或 .sof 文件格式，下載方式包括 AS（主動(dòng)）、PS(被動(dòng) )、 JTAG(邊界掃描 )等方式。時(shí)序 /時(shí)延分析的時(shí)序仿真是最標(biāo)準(zhǔn)的，能較好地反應(yīng)芯片的實(shí)踐工作情況，同時(shí)發(fā)現(xiàn)時(shí)序違規(guī)（ Timing Violation），即不滿足時(shí)序約束條件器件固有時(shí)序規(guī)則（建立時(shí)間、保持時(shí)間）的情況。也可以簡(jiǎn)單地將布線布局理解為對(duì) FPGA 內(nèi)部查找表和寄存器資源的合理配置，那么‘布局’可以被理解挑選可實(shí)現(xiàn)設(shè)計(jì)網(wǎng)表的最優(yōu)的資源組合‘布線’就是將這些查找表和寄存器資源以最優(yōu)方式連接起來(lái) 。由于綜合工具日益完善，在目前的 FPGA 設(shè)計(jì)中，這一步驟被省略掉。一般。 5)綜合 將 RTL 級(jí) HDL 語(yǔ)言翻譯成由與、或、非、門等基本邏輯單元組成的門級(jí)連接（網(wǎng)表），并根據(jù)設(shè)計(jì)目標(biāo)與要求（約束條件）優(yōu)化所生成的邏輯連接，輸出門級(jí)網(wǎng)表文件。管腳分配是指設(shè)計(jì)文件的輸入輸出信號(hào)指定到器件的某個(gè)管腳，設(shè)計(jì)此管腳的電弧標(biāo)準(zhǔn)、電流強(qiáng)度等。為了提高效率，功能仿真需要建立 testbench ,器測(cè)試激勵(lì)一般使用行為級(jí) HDL 語(yǔ)言描述。我們使用的 HDL 語(yǔ)言是 verilog。 RTL 級(jí)的最大特點(diǎn)是可以直接用綜合工具將其綜合為門級(jí)網(wǎng)表。 2） RTL 級(jí) HDL 描述 RTL 級(jí)（寄存器傳輸級(jí)）指不關(guān)注寄存器和組合邏輯的細(xì)節(jié)（如使用了多少邏輯門、邏輯門的連接拓?fù)浣Y(jié)構(gòu)等），通過(guò)描述寄存器到寄存器之間的邏輯功能的HDL 設(shè)計(jì)方法。 Routc 綜合 Synthesis 門級(jí)仿真（綜合后仿真） Gate Level Simulation 管腳分配與設(shè)計(jì)約束 Assign Ping amp。 Symbol (QuartusⅡ ) Presynthesis Simulation Tools: ModelSim Synopsys VCS , Active HDL Tools: Assignment Editor (QuartusⅡ ) Pin Planner (QuartusⅡ ) Settings Tools :Synplify Synplify Pro Synopsys DC Analysis amp。所以，我們?cè)谑褂?FPGA 設(shè)計(jì)數(shù)字電路時(shí)，器開(kāi)發(fā)流程是基于 HDL 的。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成 HDL語(yǔ)言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。電路原 理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。有的軟件 3 種輸入方法都支持，如 ActiveHDL。 。 HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。編程語(yǔ)言主要有 VHDL 和 Verilog兩種硬件描述語(yǔ)言；編程工具主要是兩大廠家 Altera 和 Xilinx 的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方 工具（如 FPGA Express、 Modelsim、 Synposys SVS 等）。 FPGA 開(kāi)發(fā)編程原理 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開(kāi)發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫(huà)出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB 并最終形成樣機(jī)。使用CPLA/FPGA 開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。它如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。 FPGA 概述 FPGA 是現(xiàn)場(chǎng)可編程門陣列（ Field Programmable Gate Array）的簡(jiǎn)稱，與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽 略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA?，F(xiàn)在一些重要的消費(fèi)電子產(chǎn)品（如移動(dòng)通信設(shè) 備和數(shù)字電視）和科學(xué)儀器儀表（如示波器和生物醫(yī)學(xué)儀器）將 FPGA 作為解決方案的越來(lái)越多。因此在實(shí)際應(yīng)用中，用戶無(wú)需深究?jī)烧叩膮^(qū)別，習(xí)慣上都把他們叫做 FPGA。 對(duì)于用戶而言， CPLD 與 FPGA 的內(nèi)部結(jié)構(gòu)確實(shí)不同，東隨著技術(shù)的發(fā)展，一些廠家陸續(xù)推出了一些新的 CPLD 和 FPGA，這些產(chǎn)品逐漸模糊了 CPLD 和FPGA 的區(qū)別。 CPLE 是指基于乘積項(xiàng)技術(shù) FLASH 工藝的 PLD， FPGA 是指基于查找表技術(shù)、 SRAM 工藝的PLD。事實(shí)上期中的 FPGA 和 CPLD 日益成為基本主導(dǎo)形式，這已成為半導(dǎo)體器件行業(yè)的共識(shí)。 5 可編程邏輯器件的門類較多。這一切給數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了革命性的變化。全球市場(chǎng)導(dǎo)致競(jìng)爭(zhēng)空前激烈，促使企業(yè)必須加快新產(chǎn)品投放市場(chǎng)時(shí)間（ Time to Market）、改善質(zhì)量（ Quality）、降低成本 (cost)以及完善服務(wù)體系（ Service）、這就是企業(yè)的 ?？删幊踢壿嬈骷陨鲜兰o(jì) 70 年出現(xiàn)以來(lái)，已有了很普遍的應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)極大的靈活性。電子設(shè)計(jì)自動(dòng)化技術(shù)是 21 世紀(jì)電子設(shè)計(jì)領(lǐng)域中最重要的技術(shù)之一。 EDA技術(shù)是以 Electronic Design Automation(電子設(shè)計(jì)自動(dòng)化 )的縮寫(xiě) EDA技術(shù)就是以計(jì)算機(jī)為工具，在 EDA 軟件平臺(tái)上，根據(jù)硬 件描述語(yǔ)言 HDL 完成的設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、不局限、仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和變成下載等工作。幾乎可以說(shuō)已涉及到社會(huì)的各個(gè)方面，而數(shù)字信號(hào)處理是 FPGA應(yīng)用的重要領(lǐng)域。 通過(guò)在 FPGA 上產(chǎn)生隨機(jī)序列這個(gè)實(shí)驗(yàn)，可以深入的了解 FPGA 的開(kāi)發(fā)原理以及隨機(jī)序列的工作原理。 縮小體積、減輕重量、降低功耗，具有高集成度和高可靠性； 易于獲得高性能，系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)、工藝設(shè)計(jì)之 間緊密結(jié)合，這種一體化的設(shè)計(jì)有利于獲得前所未有的高性能系統(tǒng)； 軟件模擬仿真后下載到 FPGA 制成了專用 IC，設(shè)計(jì)者可以很直觀地測(cè)試其邏輯功能及性能指標(biāo)。從這種意義上來(lái)說(shuō)， FPGA 實(shí)際上就是一個(gè)子系統(tǒng)部件。 FPGA 是在 PAL、 GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的。 設(shè)計(jì)目的和 意義 偽隨機(jī)序列系列具有良好的隨機(jī)性和接近于白噪聲的相關(guān)函數(shù)，并且有預(yù)先的可確定性和可重復(fù)性。但 Bent 序列構(gòu)造較難，未有滿足一定要求的快速算法。 Bent 序列是 80 年代初構(gòu)造出來(lái)的，具有序列平衡，相關(guān)值達(dá) welch 下界，族序列數(shù)多，線性復(fù)雜度大等優(yōu)點(diǎn)。小集 Kasami 序列族序列數(shù)大，且互相關(guān)值達(dá)welch 下界，大集 Kasami 序列族序列數(shù)非常 大，互相關(guān)較小集 Kasami 序列為劣。級(jí)聯(lián) GMW 序列平衡性和相關(guān)性同于 GMW 序列，族數(shù)比GMW 序列多，一般情況下，線性復(fù)雜度比 GMW 序列大。作為單個(gè)序列 GMW序列有優(yōu)勢(shì)，但一族 GMW 序列滿足一定互相關(guān)條件的序列數(shù)很少。 GMW 序列具有序列平衡，線性復(fù)雜度大，自相關(guān)性能好（同m 序列）等優(yōu)點(diǎn)。但其生成困難，且其互相關(guān)特性目前知之甚少，一般很少用。它序列平衡，有最好的自相關(guān)特性，但互相關(guān)滿足一定條件的族序列數(shù)很少 (對(duì)于本原多項(xiàng)式的階數(shù)小于等于 13 的 m序列，互為優(yōu)選對(duì)的序列數(shù)不多于 6)，且線性復(fù)雜度很小。 其中 m 序列是最有名和最簡(jiǎn)單 的 ,也是研究的最透徹的序列。 通信加密、數(shù)據(jù)序列的加擾與解擾、擴(kuò)展頻譜通信、分離多徑技術(shù)等等。這就是說(shuō)，這種測(cè)距的原理實(shí)質(zhì)上也是測(cè)量延時(shí)。有時(shí)我們需要測(cè)量信號(hào)經(jīng)過(guò)某一傳輸路徑所收到的時(shí)間延時(shí)，例如，需要測(cè)量某一演示線的時(shí)間延時(shí)。這兩測(cè)量的結(jié)果，我們認(rèn)為是符合實(shí)際運(yùn)用時(shí)的情況。通常認(rèn)為二進(jìn)制信號(hào) 0 和 1 是以等概率隨機(jī)出現(xiàn)的。 誤碼率測(cè)量。由線性反饋位移寄存器產(chǎn)生的周期最長(zhǎng)的二進(jìn)制數(shù)字序列稱為最大長(zhǎng)度線性反饋位移寄存器，即為通常說(shuō)的 m 序列，因其理論成熟，實(shí)現(xiàn)簡(jiǎn)單，應(yīng)用較為廣泛。而在近年來(lái)的發(fā) 展中，它的應(yīng)用范圍遠(yuǎn)遠(yuǎn)超出了上述的領(lǐng)域，如計(jì)算機(jī)系統(tǒng)模擬、數(shù)字系統(tǒng)中誤碼測(cè)試、聲學(xué)和光學(xué)測(cè)量、數(shù)值式跟蹤和測(cè)距系統(tǒng)等也都有著廣闊的使用。偽隨機(jī)序列具有類似隨機(jī)噪聲的一些統(tǒng)計(jì)特性，同時(shí)又便于重復(fù)產(chǎn)生和處理，有預(yù)先的可確定性和可重復(fù)性。然而，利用隨機(jī)噪聲的最大困難是它難以重復(fù)再生和處理。為了實(shí)現(xiàn)高可靠的保密通信，也希望利用隨機(jī)噪聲 。在 quartus II軟件上使用 Verilog硬件語(yǔ)言編碼隨機(jī)數(shù)發(fā)生器并將輸出隨機(jī)序列以led 燈閃爍顯示。具有好的相關(guān)值和高線性復(fù)雜度的偽隨機(jī)序列在擴(kuò)頻通信、密碼學(xué)和編碼理論等重要領(lǐng)域中都有廣泛的應(yīng)用。圖表整潔，布局合理，文字注釋必須使用工程字書(shū)寫(xiě)，不準(zhǔn)用徒手畫(huà) 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁(yè)以上的雙面打印 4）圖表應(yīng)繪制于無(wú)格子的頁(yè)面上 5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計(jì)（論文） 2）附件：按照任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂 指導(dǎo)教師評(píng)閱書(shū) 指導(dǎo)教師評(píng)價(jià)： 一、撰寫(xiě)（設(shè)計(jì)）過(guò)程 學(xué)生在論文（設(shè)計(jì)）過(guò)程中的治學(xué)態(tài)度、工作精神 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 學(xué)生掌握專業(yè)知識(shí)、技能的扎實(shí)程度 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 學(xué)生綜合運(yùn)用所學(xué)知識(shí)和專業(yè)技能分析和解決問(wèn)題的能力 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 研究方法的科學(xué)性；技術(shù)線路的可行性；設(shè)計(jì)方案的合理性 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 完成畢業(yè)論文（設(shè)計(jì)）期間的出勤情況 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 二、論文（設(shè)計(jì)）質(zhì)量 論文（設(shè)計(jì)）的整體結(jié)構(gòu)是否符合撰寫(xiě)規(guī)范？ □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及附件）？ □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 三、論文（設(shè)計(jì)）水平 論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問(wèn)題的指導(dǎo)意義 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 論文的觀念是否有新意？設(shè)計(jì)是否有創(chuàng)意？ □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 論文（設(shè)計(jì)說(shuō)明書(shū)）所體現(xiàn)的整體水平 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 建議成績(jī)： □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 （在所選等級(jí)前的□內(nèi)畫(huà)“√”） 指導(dǎo)教師： （簽名） 單位： （蓋章） 年 月 日 評(píng)閱教師評(píng)閱書(shū) 評(píng)閱教師評(píng)價(jià)： 一、論文（設(shè)計(jì)）質(zhì)量 論文（設(shè)計(jì)）的整體結(jié)構(gòu)是否符合撰寫(xiě)規(guī)范？ □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 是否完成指定的論文（設(shè)計(jì)）任務(wù)（包括裝訂及附件）？ □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 二、論文（設(shè)計(jì)）水平 論文（設(shè)計(jì)）的理論意義或?qū)鉀Q實(shí)際問(wèn)題的指導(dǎo)意義 □ 優(yōu) □ 良 □ 中 □ 及格 □ 不及格 論文的觀念是否有新意？設(shè)計(jì)是否有創(chuàng)意？ □ 優(yōu) □ 良 □ 中