【正文】 ................................................................ 30 m 序列（偽隨 機(jī)序列）的設(shè)計(jì) ............................................................................. 32 m 序列的產(chǎn)生方法 ............................................................................................... 33 5 隨機(jī)序列在 FPGA 上實(shí)現(xiàn) .......................................................................................... 35 FPGA 基礎(chǔ)實(shí)驗(yàn) ——按鍵消抖控制 LED 亮滅 ........................................................ 35 ....................................................................................................... 35 ....................................................................................................... 35 實(shí)驗(yàn)原理 ....................................................................................................... 35 實(shí)驗(yàn)程序 ....................................................................................................... 36 實(shí)驗(yàn)結(jié)果 ....................................................................................................... 37 FPGA 產(chǎn)生基于 LFSR 的偽隨機(jī) 數(shù)實(shí)驗(yàn) .................................................................. 37 ............................................................................................................... 37 LFSR 引出的產(chǎn)生方法 ................................................................................ 38 實(shí)現(xiàn) .................................................................................................... 40 實(shí)驗(yàn)結(jié)果 ....................................................................................................... 47 結(jié)論 ............................................................................................................................... 48 致謝 ............................................................................................................................... 49 參考文獻(xiàn) ........................................................................................................................ 50 1 1 緒論 設(shè)計(jì)背景 偽隨機(jī)序列發(fā)展 隨著通信技術(shù)的發(fā)展，在某些情況下，為了實(shí)現(xiàn)最有效的通信應(yīng)采用具有白噪聲條統(tǒng)計(jì)特性的信號 。另外在測試領(lǐng)域，大量的需要使用隨機(jī)噪聲來作為檢測系統(tǒng)性能的測試信號。偽隨機(jī)序列的出現(xiàn)為人們解決了這一難題。由于它的這些優(yōu)點(diǎn)，在通信、雷達(dá)、導(dǎo)航以及密碼學(xué)等重要的技術(shù)領(lǐng)域中偽隨機(jī)序列獲得了廣泛的應(yīng)用。 偽隨機(jī)序列的用途 偽隨機(jī)序列通常由反饋位移寄存器產(chǎn)生，又可分為線性反饋位移寄存器和非線性反饋位移寄存器兩類。 偽隨機(jī)序列的特點(diǎn)決定了它有著重要并且廣泛的應(yīng)用，這里舉出一些有代表性的用途。在數(shù)字通信中誤碼率 是一項(xiàng)重要的質(zhì)量指標(biāo)，在時(shí)間測量數(shù)字通信系統(tǒng)的誤碼率時(shí)，一般來說，測量結(jié)果與信源發(fā)出信號的統(tǒng)計(jì)特性有關(guān)。所以測量誤碼率時(shí)最理想的信源應(yīng)是偽隨機(jī)序列產(chǎn)生器。 2 時(shí)延測量。另外，我們還常常通過測量一無線電信號在某個(gè)介質(zhì)中的傳播時(shí)間，從而這算傳播距離，即利用無線電信號測距。 噪聲產(chǎn)生器 ，測量通信系統(tǒng)的性能時(shí)，常常使用噪聲產(chǎn)生器，由它給出具有所要求的統(tǒng)計(jì)特性和頻率特性的噪聲，并且可以隨意控制其強(qiáng)度，以便得到不占用信噪比條件下的系統(tǒng)性能，例如，在許多情況下，要求它能產(chǎn)生限帶白色高斯噪聲。 偽隨機(jī)序列研究現(xiàn)狀 迄今為止，人們獲得的偽隨機(jī)序列仍主要是 PC（相控）序列，移位寄存器序列（ m和 M 序列）， Gold 序列， GMW 序列，級聯(lián) GMW 序列， Kasami 序列，Bent 序列， No 序列。 m序列還是研究其它序列的基礎(chǔ)。 M 序列族序列數(shù)極其巨大（當(dāng)寄存器級數(shù)等于 6 時(shí)，有 226 個(gè)序列）。 Gold 序列互相關(guān)函數(shù)為 3 值，序列部分平衡，有良好的相關(guān)特性，族序列數(shù)相對較大，但它有致命的弱點(diǎn)，線性復(fù)雜度很低，僅是相同長度的 m序列的兩倍，這制約了 Gold 序列的廣泛應(yīng)用，特別在抗干擾及密碼學(xué)中的應(yīng)用。它是非線性序列，且數(shù)量比 m 序列多。一般不用于多址通信作地址碼。 Kasami 序列分小集Kasami 序列和大集 Kasami 序列。 3 它們都有共同的弱點(diǎn)，序列是不平衡的，線性復(fù)雜度不大 (但比 m, Gold 序列稍大 )。它在整個(gè) 80 年代， 90 年代大放光芒，也是目前綜合性能最好的偽隨機(jī)序列。 No 序列是 80 年代末構(gòu)造出來的一種新型偽隨機(jī)序列，它的突出優(yōu)點(diǎn)是線性復(fù)雜度很大，且相關(guān)值可達(dá) welch 下界，族序列數(shù)多，但有序列不平衡的弱點(diǎn)。這些特性使得偽隨機(jī)序列得到了廣泛的應(yīng)用。和以往的 PAL、GAL 等相比較， FPGA/CPLD 的規(guī)模比較大，可以替代幾十甚至幾千塊 IC 芯片。具體地講， FPGA 在硬件系統(tǒng)設(shè)計(jì)中具有以下優(yōu)越性。 利用 FPGA 這些優(yōu)點(diǎn)，選擇合適的 FPGA 芯片，用戶就能輕而易舉地設(shè)計(jì)自己的“計(jì)算機(jī)”和“數(shù)字系統(tǒng)”。 4 2 FPGA 簡介 FPGA 器件的應(yīng)用狀況與發(fā)展趨勢 隨著半導(dǎo)體工藝及 EDA 技術(shù)的飛速發(fā)展， FPGA 的應(yīng)用在通信、消費(fèi)電子、汽車、存儲、服務(wù)器、工業(yè)、航空和國防等領(lǐng)域日益滲透和拓寬。實(shí)現(xiàn)以 FPGA為核心的數(shù)字信號處理自動化和機(jī)電設(shè)備及科學(xué)儀器儀表的現(xiàn)代化，是我國信息產(chǎn)業(yè)技術(shù)進(jìn)步的重要內(nèi)容，是降低能源及原材料消耗、提高產(chǎn)品質(zhì)量及性能、增強(qiáng)國際競爭能力縮短產(chǎn)品上市時(shí)間的重要技術(shù)進(jìn)步手段。 EDA 主要包括 FPGA 器件、硬件描述語言 HDL 和 EDA 工具軟件三大部分。 EDA 技術(shù)是 20 世紀(jì) 90 年代初從 CAD(電子輔助設(shè)計(jì) )、 CAM(計(jì)算機(jī)輔助制造 )/CAT(計(jì)算機(jī)輔助工程 )的概念發(fā)展而來的。 20 世紀(jì)末世 界上最大的變化就是全球市場的形成。由于可編程邏輯器可以通過軟件編程對其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷?？v觀可編程邏輯器件的發(fā)展史，他在結(jié)構(gòu)原理、集成規(guī)模、下載方式、邏輯設(shè)計(jì)手段等方面的每一次進(jìn)步都為現(xiàn)代化電子設(shè)計(jì)技術(shù)革命與發(fā) 展提供了不可或缺的強(qiáng)大動力。先后發(fā)展出 PLA、 LAL、 GAL、 EPLD、 FPGA和 CPLD 等類型。與其他可編程邏輯器件相比， FPGA 和 CPLD 在結(jié)構(gòu)工藝集成度、功能熟速度和靈活性方面都有很大的該機(jī)和提高。 CPLD 與 FPGA 由于各自的特點(diǎn)與優(yōu)勢，使得二者在可編程邏輯器件技術(shù)的競爭中并駕齊驅(qū)，成為兩支領(lǐng)導(dǎo)可編程器件技術(shù)發(fā)展的主要力量。因此也很難準(zhǔn)確定義沒個(gè)型號到底屬于這兩種類型中的哪一種。 FPGA 主要用于工業(yè)、農(nóng)業(yè)、教學(xué)和科學(xué)研究中的實(shí)時(shí)信號處理和過程控制。 綜上所述， FPGA 技術(shù)是一類跨世紀(jì)的高新技術(shù)，應(yīng)用廣泛，發(fā)展前景良好，因此，相信以 FPGA 為基礎(chǔ)的高新能數(shù)字系統(tǒng)將成為主流。 CPLD/PGFA 幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74 電路。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB 完成以后，利用CPLD/FPGA 的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動硬件電路。這些優(yōu)點(diǎn)使得 CPLA/FPGA 技術(shù)在 20 世紀(jì) 90 年代以后得到飛速的發(fā) 6 展，同時(shí)也大大推動了 EDA 軟件和硬件描述語言 HDL 的進(jìn)步。 CPLD/FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。具體的設(shè)計(jì)輸入方式有以下幾種： 語言方式。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述 3 種形式。 MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。一般大都使用成熟的 IP 核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項(xiàng)目很大的時(shí)候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。由于狀態(tài)機(jī)到 HDL語言有一種標(biāo)準(zhǔn)的對應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利 用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。 FPGA 開發(fā)流程 HDL(Hardware Design Language)和原理圖是兩種常用的數(shù)字硬件電路描述 7 方法， HDL 設(shè)計(jì)法具有更好的可移植性、通用性和模塊劃分與重用性的特點(diǎn)，在目前的工程設(shè)計(jì)中被廣泛使用。 FPGA 開發(fā)流程圖： Register Transfer Level 寄存器傳輸級 Tools: HDL 編譯器 , Text Editor Block amp。 Synthesis(QuartusⅡ ) Tools: Synopsys DC, PrimeTime ModelSim Simulation (QuartusⅡ ) Tools : Fitter (QuartusⅡ ) Tools: Timing Analyzer (Quartus II) 設(shè)計(jì)修改 Design Modification 需求定義（功能定義） Design Specification RTL 級 HDL 描述 RTL Design Lntry 功能仿真（前仿真） RTL Simulation 布局布線 Place amp。 Scttings 時(shí)序 /時(shí)延分析 Timing Analysis 配置與下載 Configuration Download 8 Tools: ByteBlasterⅡ (QuartusⅡ ) 圖 FPGA 開發(fā)流程圖 1）定義 (功能定義 ) 設(shè)計(jì)和實(shí)現(xiàn)一個(gè)系統(tǒng)的第一步，是明確整個(gè)系統(tǒng)的性能指標(biāo)，然后進(jìn)一步將系統(tǒng)功能劃分為可實(shí)現(xiàn)的具體功能模塊，同時(shí)明確各模塊的功能與基本時(shí)序，還可大致確定模塊間的接口，如時(shí)鐘、讀寫信號、數(shù)據(jù)流和控制信號等。 RTL 級比門級更抽象，同時(shí)也更簡單和高效。 RTL 級設(shè)計(jì)直接決定著系統(tǒng)的功能和效率。 3）功能仿真（前仿真） 功能仿真也稱綜合前仿真，器目的是驗(yàn)證 RTL 級描述是否與設(shè)計(jì)意圖一致。 4）管腳分配與設(shè)計(jì)約束 無論是 RTL級還是門級的 HDL設(shè)計(jì)方法，在實(shí)現(xiàn)該邏輯是