【正文】 .................... 37 FPGA 產(chǎn)生基于 LFSR 的偽隨機 數(shù)實驗 .................................................................. 37 ............................................................................................................... 37 LFSR 引出的產(chǎn)生方法 ................................................................................ 38 實現(xiàn) .................................................................................................... 40 實驗結果 ....................................................................................................... 47 結論 ............................................................................................................................... 48 致謝 ............................................................................................................................... 49 參考文獻 ........................................................................................................................ 50 1 1 緒論 設計背景 偽隨機序列發(fā)展 隨著通信技術的發(fā)展，在某些情況下，為了實現(xiàn)最有效的通信應采用具有白噪聲條統(tǒng)計特性的信號 。偽隨機序列的出現(xiàn)為人們解決了這一難題。 偽隨機序列的用途 偽隨機序列通常由反饋位移寄存器產(chǎn)生，又可分為線性反饋位移寄存器和非線性反饋位移寄存器兩類。在數(shù)字通信中誤碼率 是一項重要的質量指標，在時間測量數(shù)字通信系統(tǒng)的誤碼率時，一般來說，測量結果與信源發(fā)出信號的統(tǒng)計特性有關。 2 時延測量。 噪聲產(chǎn)生器 ，測量通信系統(tǒng)的性能時，常常使用噪聲產(chǎn)生器，由它給出具有所要求的統(tǒng)計特性和頻率特性的噪聲，并且可以隨意控制其強度，以便得到不占用信噪比條件下的系統(tǒng)性能，例如，在許多情況下，要求它能產(chǎn)生限帶白色高斯噪聲。 m序列還是研究其它序列的基礎。 Gold 序列互相關函數(shù)為 3 值，序列部分平衡，有良好的相關特性，族序列數(shù)相對較大，但它有致命的弱點，線性復雜度很低，僅是相同長度的 m序列的兩倍，這制約了 Gold 序列的廣泛應用，特別在抗干擾及密碼學中的應用。一般不用于多址通信作地址碼。 3 它們都有共同的弱點，序列是不平衡的，線性復雜度不大 (但比 m, Gold 序列稍大 )。 No 序列是 80 年代末構造出來的一種新型偽隨機序列，它的突出優(yōu)點是線性復雜度很大，且相關值可達 welch 下界，族序列數(shù)多，但有序列不平衡的弱點。和以往的 PAL、GAL 等相比較， FPGA/CPLD 的規(guī)模比較大，可以替代幾十甚至幾千塊 IC 芯片。 利用 FPGA 這些優(yōu)點，選擇合適的 FPGA 芯片，用戶就能輕而易舉地設計自己的“計算機”和“數(shù)字系統(tǒng)”。實現(xiàn)以 FPGA為核心的數(shù)字信號處理自動化和機電設備及科學儀器儀表的現(xiàn)代化，是我國信息產(chǎn)業(yè)技術進步的重要內容，是降低能源及原材料消耗、提高產(chǎn)品質量及性能、增強國際競爭能力縮短產(chǎn)品上市時間的重要技術進步手段。 EDA 技術是 20 世紀 90 年代初從 CAD(電子輔助設計 )、 CAM(計算機輔助制造 )/CAT(計算機輔助工程 )的概念發(fā)展而來的。由于可編程邏輯器可以通過軟件編程對其硬件的結構和工作方式進行重構，使得硬件設計可以如同軟件設計那樣方便快捷。先后發(fā)展出 PLA、 LAL、 GAL、 EPLD、 FPGA和 CPLD 等類型。 CPLD 與 FPGA 由于各自的特點與優(yōu)勢，使得二者在可編程邏輯器件技術的競爭中并駕齊驅，成為兩支領導可編程器件技術發(fā)展的主要力量。 FPGA 主要用于工業(yè)、農業(yè)、教學和科學研究中的實時信號處理和過程控制。 CPLD/PGFA 幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74 電路。這些優(yōu)點使得 CPLA/FPGA 技術在 20 世紀 90 年代以后得到飛速的發(fā) 6 展，同時也大大推動了 EDA 軟件和硬件描述語言 HDL 的進步。具體的設計輸入方式有以下幾種： 語言方式?？梢苑譃殡娐吩韴D描述，狀態(tài)機描述和波形描述 3 種形式。一般大都使用成熟的 IP 核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內部去，所以硬件工作速度和芯片利用率很高，但是但項目很大的時候，該方法就顯得有些繁瑣；狀態(tài)機描述主要用來設計基于狀態(tài)機思想的時序電路。 FPGA 開發(fā)流程 HDL(Hardware Design Language)和原理圖是兩種常用的數(shù)字硬件電路描述 7 方法， HDL 設計法具有更好的可移植性、通用性和模塊劃分與重用性的特點，在目前的工程設計中被廣泛使用。 Synthesis(QuartusⅡ ) Tools: Synopsys DC, PrimeTime ModelSim Simulation (QuartusⅡ ) Tools : Fitter (QuartusⅡ ) Tools: Timing Analyzer (Quartus II) 設計修改 Design Modification 需求定義（功能定義） Design Specification RTL 級 HDL 描述 RTL Design Lntry 功能仿真（前仿真） RTL Simulation 布局布線 Place amp。 RTL 級比門級更抽象，同時也更簡單和高效。 3）功能仿真（前仿真） 功能仿真也稱綜合前仿真，器目的是驗證 RTL 級描述是否與設計意圖一致。設計約束是指設計的時序約束和在綜合、布線布局階段附加的約束等。綜合后仿真和功能仿真的測試激勵相同。 8）時序 /時延分析 通過時序 /分析獲得布局布線后系統(tǒng)的延時信息，不僅包括延時，而且還有實際的布線延時。 硬件設計意識 RTL 設計其實就是用語言的方式去描述硬件電路行為的過程。 1. 電路在物理上是并行工作的。地址為 0~7，每一個存儲單元都是 4bit； 3. 由于硬件是并行工作的，在Verilog 語言的 module 中，所有描述語句（包括連續(xù)賦值語句 assign、行為語句塊 always 和 initial 語句塊以及模塊實例化）都是并發(fā)執(zhí)行的。 11 3 Verilog 硬件描述語言 Verilog 硬件描述語言簡介 Verilog 是在 1984 年由 Gateway Design Automation 公司提出的。 1987 年 ,Verilog成為 IEEE批準的標準硬件描述語言。 1995 年 ,Verilog 成為 IEEE 標準 :IEEEStd. 13641995。 Verilog 是一種從晶體管級到行為級電路的硬件描述語言。它支持從門電路 (甚至開關級電路 )到系統(tǒng)級電路的層次化描述。在一個模塊中 ,并賦值 、元件的例化和塊語句都可以用來描述一個硬件電路。 許多 Verilog 開發(fā)工具都提供仿真、形式驗證和綜合功能。 程序的語言要素稱為語法，是由 符號、數(shù)據(jù)類型、運算符和表達式構成的，其中符號包括空白符、注釋符、和轉義標示符、關鍵字、數(shù)值等。 (2) 注釋符 Verilog HDL 語言允許插入注釋，標明程序代碼功能、修改、版本等信息，以增強程序的可閱讀性和幫助管理文檔。它可以使任意一組字母、數(shù)字、 $符號和 _符號的組合。轉義標識符以“ \”（反斜線）符號開頭，以空白符結尾（空白可以是 一個空格、一個制表符或者換行符）。 Verilog HDL 邏輯數(shù)值中， x 和 z 都不區(qū)分大小寫。 2) 在數(shù)值中，下劃線符號“ _”除了不能放于數(shù)值的首位外，可以隨意用在整型數(shù)與實型數(shù)中，他們對數(shù)值大小沒有任何改變，只是為了提高可讀性。 4) z或 x在二進制中代表 1 位 z 或 x，在八進制中代表 3 位 z或 x，在十六進制中代表 4 位 z或 x，其代表的寬度取決于所用的進制。 如 10?b101 //左邊補 0，得 0000000101 8b?zx01 //左邊補 z，得 zzzzz0x1 15 如果定義的位寬比實際數(shù)的位數(shù)大，那么最左邊的位被截斷。負數(shù)表示為二進制的補碼形式。采用十進制格式，小數(shù)點兩邊必須都有數(shù)字，否則為非法的表示形式。若字符串用作 Verilog HDL 表達式或賦值語句中的操作數(shù)，則字符串被看作 8 位的 ASCII 值序列，即一個字符對應 8 位的 ASCII 碼。 16 一． 物理數(shù)據(jù)類型 Verilog HDL 最主要的物理數(shù)據(jù)類型是連線型、寄存器型和存儲器型，并使用四種邏輯電平和八種信號強度對實際的電路建模。連線型變量必須要有驅動源，一種是連接到一個們或者模塊的輸出端，另一種是用 assign 連續(xù)賦值語句對它進行賦值。 wire/tri 0 1 x z 0 0 x x 0 1 X 1 x 1 x X x x x z 0 1 x z 表 wire 和 tri 上述真值表明：同時有兩個驅動強度相同的驅動源來驅動 wire 或 tri變量時的輸出結果。三態(tài)寄存器線網(wǎng)的缺省初始值為 x 一個 trireg 網(wǎng)絡型數(shù)據(jù)用于模擬電荷存儲。對于一 19 個 trireg 網(wǎng)絡型數(shù)據(jù)，仿真時其電荷衰減時間應當制定為延遲時 間。一般情況下， reg 型數(shù)據(jù)的默認初始值為不定值 x，缺省時的位寬為 1 位。 //定義三個名稱分別為 c、 d、 e 的 8 位 reg 型的變量。 Verilog 禁止對已經(jīng)聲明過的網(wǎng)絡、變量或參數(shù)再次聲明。 2) drive_strength：表示連線變量的驅動強度。 5) list_of_variables：變量名稱，一次可定義多個名稱，之間用逗號分開。 //定義一個 8 位的寄存器變量 tri [7:0] tribus。//定義了一個 4 位的標量型寄存器矢量 wire（ pull,strong()） c =a+b。數(shù)組中的每一個單元通過一個數(shù)組索引進行尋址。 （ 2） range2:表示寄存器的個數(shù)，格式為 [msb:lsb]，即有 msblsb+1個。//定義了一個具有 128 個 16 位寄存器的存儲器， mem2 和 2 個 16 位的寄存器 reg1 和 reg2 注意： memory 型和 reg 型數(shù)據(jù)的差別。 //表示一個由 n個 1 位寄存器構成的存儲器 mem1. 一個 n位的寄存器可以在一條賦值語句里進行賦值，而一個完整的存儲器則不行。 四 .抽象數(shù)據(jù)類型 除了物理數(shù)據(jù)類型外， Verilog HDL 還提供了一下幾種抽象數(shù)據(jù)類型：整形（ integer）、時間型（ time）、實型（ real）及參數(shù)型（ parameter）。 整型數(shù)據(jù)的聲明格式： integer list_of_variables integer index。 聲明格式如下： time list_of_register_variables。實型數(shù)據(jù)在機器碼表示法中是浮點型數(shù)據(jù)，可用于對延遲時間的計算。參數(shù)常用來定義延遲時間和變量的位寬。 運算符 Verilog HDL 語言的運算符主要針對數(shù)字邏輯電路的制定，覆蓋范圍廣泛。 2） 有符號與無符號的使用 無符號數(shù)的值一般存儲在線網(wǎng)、 reg（寄存器）變量及普通（沒有符號標記 s）的基數(shù)格式表示的整數(shù)型中。 若不確定則返回結果為不定值（ x）。他們的優(yōu)先級是相同的。 4． 邏輯運算符 邏輯與運算符“ amp。 在邏輯運算符的操作中，如果操作數(shù)是 1 位的，那么 1 就代表邏輯真， 0 就代表邏輯假。amp。 5．按位運算符 數(shù)字邏輯電路中，信號與信號之間的運算稱之位運算。由于這一類運算符操作的結果產(chǎn)生 1 位邏輯值，因而被形象地稱為縮位運算符。 7． 移位運算符 移位運算符有兩種：左移位運算符（ ）、右移位運算