蘇科版初中信息技術選修單片機ppt課件(編輯修改稿)
2024-12-25 03:14 本頁面
【文章內容簡介】 是 ** 帶上拉電阻的輸入管腳 0 1 0 懸浮 是 ** 懸浮式輸入管腳 0 1 1 懸浮 否 懸浮式輸入管腳 *** 1 0 0 高電平輸出 (帶數據反相器 ) 否 帶數據反相器的高電平輸出 (當向數據位寫入“ 0” 時輸出“ 1”) 1 0 1 低電平輸出 (帶數據反相器 ) 否 帶數據反相器的低電平輸出 (當向數據位寫入“ 1”時輸出“ 0”) 1 1 0 低電平輸出 否 帶數據緩存器的低電平輸出 (無數據反相功能 ) 1 1 1 高電平輸出 否 帶數據緩存器的高電平輸出 (無數據反相功能 ) 山東大學 工程訓練中心 18 I/O端口的設置舉例 ?//設置 A口為帶下拉電阻的輸入 *P_IOA_Dir ＝ 0000 0000 0000 0000b 。 *P_IOA_Attrib ＝ 0。 *P_IOA_Data ＝ 0。 ?//設置 B口為同相低電平輸出 *P_IOB_Dir ＝ 0xfff5。 0101 *P_IOB_Attrib ＝ 0xfffa 1010。 *P_IOB_Data ＝ 0。 山東大學 工程訓練中心 19 時鐘電路介紹 ??’ nSP? 時鐘電路采用晶體振蕩器電路。 ?SPCE061A時鐘電路的外接晶振采用32768Hz 。 ?SPCE061A通過對 32768Hz實時時鐘源分頻而提供了多種實時時鐘中斷源 。 例如：用作喚醒源的中斷源 IRQ5_2Hz，表示系統(tǒng)每隔 ，由此可作為精確的計時基準。 廣泛用于鐘表、實時時鐘延時以及其它與時間相關類產品 山東大學 工程訓練中心 20 鎖相環(huán) PLL (Phase Lock Loop)振蕩器 ? PLL電路的作用是將系統(tǒng)提供的實時時鐘的基頻 (32768Hz)進行倍頻，調整至、 、 、 。 ? 系統(tǒng)默認的 PLL自激振蕩頻率為 。 山東大學 工程訓練中心 21 系統(tǒng)時鐘 ? 32768的實時時鐘經過 PLL倍頻電路產生 系統(tǒng)時鐘頻率 (Fosc) ? Fosc再經過分頻得到 CPU時鐘頻率 (CPUCLK) ? 用戶可以通過對 P_SystemClock(寫 )(7013H)單元編程完成對系統(tǒng)時鐘和 CPU時鐘頻率的定義。 山東大學 工程訓練中心 22 設置 P_SystemClock單元 b15b8 b7~b5 b4[1] b3 b2 b1 b0 PLL頻率選擇 32768Hz睡眠狀態(tài) 32768Hz方式選擇 CPU時鐘選擇 1：在睡眠狀態(tài)下， 32768Hz時鐘仍處于工作狀態(tài) (默認 ) 0：在睡眠狀態(tài)下， 32768H 時鐘被關閉 1： 32768Hz時鐘處強振模 式 0： 32768Hz時鐘處自動弱 振模式 (默認 ) 山東大學 工程訓練中心 23 CPU時鐘頻率 (CPUCLK) 選擇 b2 b1 b0 CPUCLK 0 0 0 Fosc 0 0 1 Fosc/2 0 1 0 Fosc/4 0 1 1 Fosc/8[2] 1 0 0 Fosc/16 1 0 1 Fosc/32 1 1 0 Fosc/64 1 1 1 停止 (睡眠狀態(tài) ) 山東大學 工程訓練中心 24 PLL頻率
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