數(shù)字ic設(shè)計流程與工具講義(編輯修改稿)
2025-03-23 11:30 本頁面
【文章內(nèi)容簡介】 實際延時 (backannote）。 ?可以將延時信息寫入 SDF（ synopsys delay file)文件用于后仿真。 數(shù)字前端設(shè)計流程 12 PT使用流程 ?使用方法與 DC類似 ? ? ? ?，給出報告 ?從一個 synthesizable subcircuit 中， pt能捕獲一個時序環(huán)境，并寫成一系列的 dc指令，在 dc中用其為這個 subcircuit定義時間約束和時序優(yōu)化 －－值得關(guān)注 ?這兩個都支持用 SDC（ synopsys design constraints）格式指定設(shè)計規(guī)則，包括時間面積約束。 數(shù)字前端設(shè)計流程 13 形式驗證 ?靜態(tài)時序分析檢查了電路時序是否滿足要求，而形式驗證檢查了電路功能的正確性。 ?形式驗證工具本質(zhì)是一個比較器！其功能就是比較兩電路功能是否完全一致。 ?由于在綜合過程中電路節(jié)點名稱可能改變，因此可以使用形式驗證工具找到 RTL代碼中節(jié)點在網(wǎng)表中的對應(yīng)節(jié)點。 數(shù)字前端設(shè)計流程 14 邏輯錐 ?原理 把設(shè)計劃分成無數(shù)個逡輯錐(logic cone)的形式 ,以逡輯錐為基本單元迚行驗證 .當(dāng)所有的逡輯錐都功能相等 ,則驗證 successful ! ?逡輯錐 錐頂作為比較點 .它可以由原始輸出 ,寄存器輸入 ,黑盒輸入充當(dāng) formality自動劃分 數(shù)字前端設(shè)計流程 15 形式驗證 ?Verify RTL designs vs. RTL designs the rtl revision is made frequently ?Verify RTL designs vs. Gate level lists verify synthesis results verify manually coded lists,such as Design Ware ? verify Gate level lists vs. Gate level lists test insertion layout optimization 什么時候需要做形式驗證？ Contents 基于標(biāo)準(zhǔn)單元的 ASIC設(shè)計流程 1 數(shù)字前端設(shè)計 (frontend) 2 數(shù)字后端設(shè)計 (backend) 3 Q A 4 3 教研室 ASIC后端文件歸檔 數(shù)字后端設(shè)計流程 1 目前業(yè)界廣泛使用的 APR(Auto Place And Route)工具有： Synopsys公司的 ASTRO Cadence公司的 Encounter 可以參考 QUARTUS II的 FITTER學(xué)習(xí)。 數(shù)字后端設(shè)計流程 2 哪些工作要 APR工具完成？ ?芯片布圖（ RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/O PAD擺放） ?標(biāo)準(zhǔn)單元的布局 ?時鐘樹和復(fù)位樹綜合 ?布線 ?DRC ?LVS ?DFM（ Design For Manufacturing) 數(shù)字后端設(shè)計流程 3 ASTRO布局布線流程 數(shù)字后端設(shè)計流程 4 布圖 布圖步驟主要完成宏單元的放置，電源規(guī)劃以及PAD的擺放，布圖影響到整個設(shè)計的繞線難易以及時序收斂。 電源環(huán)的寬度計算： m a xI4pIWkn???? 數(shù)字后端設(shè)計流程 4 布圖 數(shù)字后端設(shè)計流程 5 布局 ?Astro是一個 grid based軟件， grid 分為 placement grid和 routing grid. ?Placement grid就是所謂的 unitTile, unitTile 為一個 row的最小單位， standard cell 就是擺放
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