【文章內(nèi)容簡(jiǎn)介】 間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等。21：用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或？其中:B連接的是地址輸入端，A和A非連接的是數(shù)據(jù)選擇端,F對(duì)應(yīng)的的是輸出端,使能端固定接地置零(沒(méi)有畫(huà)出來(lái)). Y=BA’+B’A利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz39。 F(x,y,z)=xyz+xy’z+xyz39。+x’yz’=x’y’0+x’yz’+xy’z+xy1Y=A’B’D0+A’BD1+AB’D2+ABD3所以D0=0，D1=z’，D2=z，D3=122：latch與register的區(qū)別,？ latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。23：SRAM,FALSH MEMORY,DRAM，SSRAM及SDRAM的區(qū)別?SRAM：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，不像DRAM 需要不停的REFRESH，制造成本較高，通常用來(lái)作為快取(CACHE) 記憶體使用。FLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失DRAM：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng)(REFRESHED) 電位差量，否則電位差將降低至無(wú)法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比SRAM便宜，但訪問(wèn)速度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存使用。SSRAM：即同步靜態(tài)隨機(jī)存取存儲(chǔ)器。對(duì)于SSRAM的所有訪問(wèn)都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。SDRAM：即同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。24：如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：a 降低系統(tǒng)時(shí)鐘頻率b 用反應(yīng)更快的FFc 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播（可以采用前面說(shuō)的加兩級(jí)觸發(fā)器）。d 改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào) 25：基爾霍夫定理的內(nèi)容基爾霍夫定律包括電流定律和電壓定律：電流定律：在集總電路中，在任一瞬時(shí)，流向某一結(jié)點(diǎn)的電流之和恒等于由該結(jié)點(diǎn)流出的電流之和。電壓定律：在集總電路中，在任一瞬間，沿電路中的任一回路繞行一周，在該回路上電動(dòng)勢(shì)之和恒等于各電阻上的電壓降之和。26：描述反饋電路的概念，列舉他們的應(yīng)用。反饋，就是在電路系統(tǒng)中，把輸出回路中的電量（電壓或電流）輸入到輸入回路中去。反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。27：有源濾波器和無(wú)源濾波器的區(qū)別無(wú)源濾波器：這種電路主要有無(wú)源元件R、L和C組成有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。FPGA1：系統(tǒng)最高速度計(jì)算（最快時(shí)鐘頻率）和流水線設(shè)計(jì)思想： 同步電路的速度是指同步系統(tǒng)時(shí)鐘的速度，同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔越短，電路在單位時(shí)間內(nèi)處理的數(shù)據(jù)量就愈大。假設(shè)Tco是觸發(fā)器的輸入數(shù)據(jù)被時(shí)鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端的延時(shí)時(shí)間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯的延時(shí)；Tsetup是Ｄ觸發(fā)器的建立時(shí)間。假設(shè)數(shù)據(jù)已被時(shí)鐘打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個(gè)觸發(fā)器的Ｑ輸出端需要的延時(shí)時(shí)間是Tco，經(jīng)過(guò)組合邏輯的延時(shí)時(shí)間為T(mén)delay，然后到達(dá)第二個(gè)觸發(fā)器的Ｄ端，要希望時(shí)鐘能在第二個(gè)觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時(shí)鐘的延遲必須大于Tco＋Tdelay＋Tsetup，也就是說(shuō)最小的時(shí)鐘周期Tmin =Tco＋Tdelay＋Tsetup，即最快的時(shí)鐘頻率Fmax =1/Tmin。FPGA開(kāi)發(fā)軟件也是通過(guò)這種方法來(lái)計(jì)算系統(tǒng)最高運(yùn)行速度Fmax。因?yàn)門(mén)co和Tsetup是由具體的器件工藝決定的，故設(shè)計(jì)電路時(shí)只能改變組合邏輯的延遲時(shí)間Tdelay，所以說(shuō)縮短觸發(fā)器間組合邏輯的延時(shí)時(shí)間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級(jí)鎖存，而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求。故只有縮短最長(zhǎng)延時(shí)路徑，才能提高電路的工作頻率。可以將較大的組合邏輯分解為較小的N塊，通過(guò)適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時(shí)鐘，就可以避免在兩個(gè)觸發(fā)器之間出現(xiàn)過(guò)大的延時(shí)，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂流水線技術(shù)的基本設(shè)計(jì)思想，即原設(shè)計(jì)速度受限部分用一個(gè)時(shí)鐘周期實(shí)現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用N個(gè)時(shí)鐘周期實(shí)現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上加入延時(shí)，另外硬件面積也會(huì)稍有增加。 2：時(shí)序約束的概念和基本策略？時(shí)序約束主要包括周期約束，偏移約束，靜態(tài)時(shí)序路徑約束三種。通過(guò)附加時(shí)序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計(jì)達(dá)到時(shí)序要求。附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì)快速和慢速例外路徑附加專門(mén)約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì)FPGA/CPLD輸入輸出PAD附加偏移約束、對(duì)全組合邏輯的PAD TO PAD路徑附加約束。附加專門(mén)約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。3：附加約束的作用？提高設(shè)計(jì)的工作頻率（減少了邏輯和布線延時(shí)）；2：獲得正確的時(shí)序分析報(bào)告；（靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告）3：指定FPGA/CPLD的電氣標(biāo)準(zhǔn)和引腳位置。 4：FPGA設(shè)計(jì)工程師努力的方向：SOPC，高速串行I/O，低功耗，