【文章內(nèi)容簡介】 間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等。21：用一個二選一mux和一個inv實現(xiàn)異或？其中:B連接的是地址輸入端，A和A非連接的是數(shù)據(jù)選擇端,F對應(yīng)的的是輸出端,使能端固定接地置零(沒有畫出來). Y=BA’+B’A利用4選1實現(xiàn)F(x,y,z)=xz+yz39。 F(x,y,z)=xyz+xy’z+xyz39。+x’yz’=x’y’0+x’yz’+xy’z+xy1Y=A’B’D0+A’BD1+AB’D2+ABD3所以D0=0，D1=z’，D2=z，D3=122：latch與register的區(qū)別,？ latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設(shè)計思想，而latch則屬于異步電路設(shè)計，往往會導(dǎo)致時序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會大量浪費芯片資源。23：SRAM,FALSH MEMORY,DRAM，SSRAM及SDRAM的區(qū)別?SRAM：靜態(tài)隨機(jī)存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像DRAM 需要不停的REFRESH，制造成本較高，通常用來作為快取(CACHE) 記憶體使用。FLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失DRAM：動態(tài)隨機(jī)存儲器，必須不斷的重新的加強(qiáng)(REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比SRAM便宜，但訪問速度較慢，耗電量較大，常用作計算機(jī)的內(nèi)存使用。SSRAM：即同步靜態(tài)隨機(jī)存取存儲器。對于SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關(guān)。SDRAM：即同步動態(tài)隨機(jī)存取存儲器。24：如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法：a 降低系統(tǒng)時鐘頻率b 用反應(yīng)更快的FFc 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播（可以采用前面說的加兩級觸發(fā)器）。d 改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號 25：基爾霍夫定理的內(nèi)容基爾霍夫定律包括電流定律和電壓定律：電流定律：在集總電路中，在任一瞬時，流向某一結(jié)點的電流之和恒等于由該結(jié)點流出的電流之和。電壓定律：在集總電路中，在任一瞬間，沿電路中的任一回路繞行一周，在該回路上電動勢之和恒等于各電阻上的電壓降之和。26：描述反饋電路的概念，列舉他們的應(yīng)用。反饋，就是在電路系統(tǒng)中，把輸出回路中的電量（電壓或電流）輸入到輸入回路中去。反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用。電壓負(fù)反饋的特點：電路的輸出電壓趨向于維持恒定。電流負(fù)反饋的特點：電路的輸出電流趨向于維持恒定。27：有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件R、L和C組成有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。FPGA1：系統(tǒng)最高速度計算（最快時鐘頻率）和流水線設(shè)計思想： 同步電路的速度是指同步系統(tǒng)時鐘的速度，同步時鐘愈快，電路處理數(shù)據(jù)的時間間隔越短，電路在單位時間內(nèi)處理的數(shù)據(jù)量就愈大。假設(shè)Tco是觸發(fā)器的輸入數(shù)據(jù)被時鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端的延時時間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯的延時；Tsetup是Ｄ觸發(fā)器的建立時間。假設(shè)數(shù)據(jù)已被時鐘打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個觸發(fā)器的Ｑ輸出端需要的延時時間是Tco，經(jīng)過組合邏輯的延時時間為Tdelay，然后到達(dá)第二個觸發(fā)器的Ｄ端，要希望時鐘能在第二個觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時鐘的延遲必須大于Tco＋Tdelay＋Tsetup，也就是說最小的時鐘周期Tmin =Tco＋Tdelay＋Tsetup，即最快的時鐘頻率Fmax =1/Tmin。FPGA開發(fā)軟件也是通過這種方法來計算系統(tǒng)最高運行速度Fmax。因為Tco和Tsetup是由具體的器件工藝決定的，故設(shè)計電路時只能改變組合邏輯的延遲時間Tdelay，所以說縮短觸發(fā)器間組合邏輯的延時時間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時要求。故只有縮短最長延時路徑，才能提高電路的工作頻率。可以將較大的組合邏輯分解為較小的N塊，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時鐘，就可以避免在兩個觸發(fā)器之間出現(xiàn)過大的延時，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂流水線技術(shù)的基本設(shè)計思想，即原設(shè)計速度受限部分用一個時鐘周期實現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用N個時鐘周期實現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計會在原數(shù)據(jù)通路上加入延時，另外硬件面積也會稍有增加。 2：時序約束的概念和基本策略？時序約束主要包括周期約束，偏移約束，靜態(tài)時序路徑約束三種。通過附加時序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計達(dá)到時序要求。附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設(shè)計的所有時鐘，對各時鐘域內(nèi)的同步元件進(jìn)行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。3：附加約束的作用？提高設(shè)計的工作頻率（減少了邏輯和布線延時）；2：獲得正確的時序分析報告；（靜態(tài)時序分析工具以約束作為判斷時序是否滿足設(shè)計要求的標(biāo)準(zhǔn)，因此要求設(shè)計者正確輸入約束，以便靜態(tài)時序分析工具可以正確的輸出時序報告）3：指定FPGA/CPLD的電氣標(biāo)準(zhǔn)和引腳位置。 4：FPGA設(shè)計工程師努力的方向：SOPC，高速串行I/O，低功耗，