【正文】 的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。用CMOS可直接驅(qū)動(dòng)TTL。消除方法，接入濾波電容，引入選通脈沖，增加冗余邏輯13：你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎？常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS23RS42RS485（12V，5V，）；也有一種答案是：常用邏輯電平：12V，5V。（也就是由于競(jìng)爭(zhēng)產(chǎn)生的毛刺叫做冒險(xiǎn)）。在硬件上,要用oc門來(lái)實(shí)現(xiàn),由于不用oc門可能使灌電流過(guò)大,而燒壞邏輯門. 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。根據(jù)復(fù)阻抗公式，電容、電感會(huì)在交流情況下會(huì)對(duì)電流的移動(dòng)產(chǎn)生巨大阻礙，也就可以折算成阻抗。兩條平行的導(dǎo)線，如果互相之間有電壓差異，就相當(dāng)于形成了一個(gè)平行板電容器（你想象一下）。它們就是滲入高速電路中隱藏的寄生電容和寄生電感。前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間，后一個(gè)鎖存器則決定了保持時(shí)間?？煞譃楦唠娖芥i存器和低電平鎖存器，用于不同時(shí)鐘之間的信號(hào)同步。最保險(xiǎn)的脈沖寬度是兩倍同步時(shí)鐘周期。使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化的電路其實(shí)叫做“一位同步器”，他只能用來(lái)對(duì)一位異步信號(hào)進(jìn)行同步。6：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？這就是為什么要用兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。4：建立時(shí)間與保持時(shí)間的概念？建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來(lái)時(shí)，電路的狀態(tài)才能改變。AbstractThis article includes some classical tests which have been introduced into interview by panies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.關(guān)鍵詞FPGA VerilogHDL IC設(shè)計(jì) 引言 近年來(lái)，國(guó)內(nèi)的IC設(shè)計(jì)公司逐漸增多，IC公司對(duì)人才的要求也不斷提高，不僅反映在對(duì)相關(guān)項(xiàng)目經(jīng)驗(yàn)的要求，更體現(xiàn)在專業(yè)筆試題目難度的增加和廣度的延伸。為參加數(shù)字IC設(shè)計(jì)公司的筆試做準(zhǔn)備，我們需要提前熟悉那些在筆試中出現(xiàn)的經(jīng)典題目。改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來(lái)，此時(shí)無(wú)論外部輸入 x 有無(wú)變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來(lái)之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時(shí)間。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級(jí)觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來(lái)之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來(lái)時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。 所以，這樣的同步電路對(duì)于從較慢的時(shí)鐘域來(lái)的異步信號(hào)進(jìn)入較快的時(shí)鐘域比較有效，對(duì)于進(jìn)入一個(gè)較慢的時(shí)鐘域，則沒(méi)有作用 。 有交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲(chǔ)原件稱為觸發(fā)器。9：什么是時(shí)鐘抖動(dòng)？ 時(shí)鐘抖動(dòng)是指芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化，也就是說(shuō)時(shí)鐘周期在不同的周期上可能加長(zhǎng)或縮短。其中包括由封裝引腳和印制線過(guò)長(zhǎng)形成的寄生電感；焊盤到地、焊盤到電源平面和焊盤到印制線之間形成的寄生電容；通孔之間的相互影響，以及許多其它可能的寄生效應(yīng)。通電的導(dǎo)線周圍會(huì)形成磁場(chǎng)（特別是電流變化時(shí)），磁場(chǎng)會(huì)產(chǎn)生感生電場(chǎng)，會(huì)對(duì)電子的移動(dòng)產(chǎn)生影響，可以說(shuō)每條實(shí)際的導(dǎo)線包括元器件的管腳都會(huì)產(chǎn)生感生電動(dòng)勢(shì)，這也就是寄生電感。這種寄生效應(yīng)很難克服，也難摸到。oc門就是集電極開(kāi)路門。判斷方法：代數(shù)法（如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象）；卡諾圖：有兩個(gè)相切的卡諾圈并且相切處沒(méi)有被其他卡諾圈包圍，就有可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)；實(shí)驗(yàn)法：示波器觀測(cè)；解決方法：1：加濾波電容，消除毛刺的影響；2：加選通信號(hào)，避開(kāi)毛刺；3：增加冗余項(xiàng)消除邏輯冒險(xiǎn)。TTL和CMOS 不可以直接互連，而CMOS則是有在12V的有在5V的。加上拉電阻后,TTL可驅(qū)動(dòng)CMOS.上拉電阻用途：a、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。e、芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。上拉電阻阻值的選擇原則包括:a、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。對(duì)下拉電阻也有類似道理。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。 16：多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域？ 不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。21：用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或？其中:B連接的是地址輸入端，A和A非連接的是數(shù)據(jù)選擇端,F對(duì)應(yīng)的的是輸出端,使能端固定接地置零(沒(méi)有畫出來(lái)). Y=BA’+B’A利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz39。FLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟