【文章內容簡介】 辨率較差。 FPGA器件通過 頻率合成的方法做成的信號發(fā)生器。由于合成信號發(fā)生器具有較高的頻率穩(wěn)定度，很容易實現(xiàn)數(shù)字顯示頻率，因此，頻率分辨率高和頻率的置定重復性好，以及能方便實現(xiàn)頻率的程序控制是合成信號發(fā)生 8 器的重要特點。 由此可見通過設計頻率合成器 是整個信號發(fā)生器的最為關鍵的部分。根據(jù)上文提到的課題要求，特列出以下論證方案，為了顯出該設計的優(yōu) 越性我們特意將以下三個頻率合成方案進行比較： 方案一：直接式頻率合成，這是最早的合成方法，它是利用混頻器、倍頻器、分頻器及濾波器等 模擬電路 來完成頻率的加、減、乘、除四種運算 ，然后通過單片機等 MCU 控制實現(xiàn)控制 。 如 采用單片機函數(shù)發(fā)生器（如 8038），可同時產(chǎn)生正弦波、脈沖波，方法簡單易行；用 D/A轉換器的輸出來改變調節(jié)電壓，也可以實現(xiàn)數(shù)控調整頻率， 直接式頻率合成器的優(yōu)點是頻率變換速度快、相位噪聲小，但它的雜波大、硬件設備復雜、體積大、步長難以滿足要求，且頻率穩(wěn)定度不太高。 方案二：鎖相式頻率合成（簡稱鎖相頻率 合成），也叫間接式頻率合成，它利用一個或多個鎖相環(huán)來完成頻率變換任務 ， 采用鎖相式頻率合成器，利用鎖相環(huán)，將壓控 震 蕩器（ VCO）的輸出頻率鎖定在所需頻率上 。這種頻率合成器已得到了廣泛的應用，已有許多頻率合成器專用鎖相集成電路，給制作體積小、性能好、價格便宜的頻率合成器帶來了極大的方便 ， 但難以達到輸出頻率覆蓋系數(shù)的要求，且電路復雜，不適于產(chǎn)生低頻信號。 方案三：直接數(shù)字式頻率合成（ Direct Digital Synthesis），它利用查閱 ROM內的 所存儲的 任意信號波形 的取樣值， 再 通過數(shù)模變換來產(chǎn)生模擬信號， 改變查表速度就可以變換 頻率 。這種方法也稱為波形合成法。雖然這種合成器體積小、功耗低，而且可以幾乎是實時地以連續(xù)相位轉換頻率，頻率分辨力 高。 采用直接數(shù)字頻率合成器（ DDS），可用 FPGA 硬件或軟件實現(xiàn) ， 即用累加器按頻率要求相對應的相位增量進行累加，再以累加相位值作為地址碼，取 出 存放于 ROM 中的波形數(shù)據(jù)，經(jīng) D/A轉換、濾波即得所需波形。 這種 方法簡單，頻率穩(wěn)定度高，易于程控。 通過上面的比較，我們選擇方案三來完成本系統(tǒng)的整體設計。 系統(tǒng)的性能要求 基于 FPGA 的任意 信號發(fā)生器由 單片機 、接口電路、 FPGA、 低通濾波器 、 D/A 轉換等模塊 組成， 其中主要為用 FPGA 實現(xiàn)直接數(shù)字頻率合成器 (DDS)的功能及單片機的控制功能。 其 系統(tǒng) 組成框圖如圖 21 所示。 用 FPGA 作為基本波形產(chǎn)生的核心，通過查找表的方式產(chǎn)生正弦波 、 方波 、 三角波 和鋸齒波等 數(shù)據(jù)，然后通過 10 位高速 9 D/A 芯片產(chǎn)生連續(xù)波形；同時我們將若干單片機外圍電路芯片的功能以軟件形式集成到了 FPGA 內部，這樣既充分利用了 FPGA 的內部資源， 又減少了單片機及 FPGA與外圍的電路的接口，簡化了電路結構。我們以 STC89C51 單片機為基本核心構成控制單元，完成對波形的各個參 量（包括幅度控制字和頻率控制字）的改變、顯示、功能選擇的控制實現(xiàn)。波形數(shù)據(jù)表中的波形數(shù)據(jù)經(jīng)過 D/A 芯片完成數(shù)模轉換，再由DAC0832 內部的電阻分壓網(wǎng)絡實現(xiàn)波形幅度的控制，進而經(jīng)過濾波以及穩(wěn)幅電路后輸出，得到具有一定帶負載能力的所需波形。 系統(tǒng)的性能要求： 能產(chǎn)生 方波、三角波、正弦波 和鋸齒波 等波形的任意信號 ；波形 頻率范圍 20Hz～ 20KHZ，步進 20Hz； 能顯示出波形的頻率和 相位。 系統(tǒng)實現(xiàn) 原理 本設計 采用直接數(shù)字頻率合成技術設 計任意 信號 發(fā)生器，可以輸出頻率、相位可調的 任意信號波形 。該發(fā)生器具有頻率穩(wěn)定度高及調頻、調相迅速的優(yōu)點 。由于本系統(tǒng)主要由單片機控制 DDS 實現(xiàn)，故在此著重介紹 DDS 的原理及其 FPGA 實現(xiàn)方法。 DDS 基本原理 直接數(shù)字合成技術 (Direet Digital Synthesis，簡稱 DDS)是建立在采樣定理基礎上，首先對需要產(chǎn)生的波形進行采樣，將采樣值數(shù)字化后存入存儲器作為查找表，然后通過查表讀取數(shù)據(jù)，再經(jīng) D／ A轉換器轉換為模擬量，將保存的波形重新合成出來。 DDS基本 結構 原理圖如圖 22 所示。 單 片 機 波形 數(shù)據(jù)表 波形存儲 顯示 鍵盤控制 波形產(chǎn)生 頻率控制 幅度控制 輸出級 圖 21：系統(tǒng)總體 結構框 圖 10 圖 22 DDS 結構原理圖 DDS的工作原理是基于相位和幅度的對應關系，通過改變頻率控制字來改變相位累加器的累加速度，然后在固定時鐘的控制下取樣，取樣得到的相位值通過相位幅度轉換得到與相位值對應的幅度序列，幅度序列通過數(shù)模轉換得到模擬形式量化的正弦波輸出。 由圖 22可以 看出， DDS系統(tǒng)的參考時鐘源通常是一個具有高穩(wěn)定性的晶體振蕩器，整個系統(tǒng)的各個組成部分提供同步時鐘。頻率字 (FSW)實際上是相位增量值 (二進制編碼 )，作為相位累加器的累加值。相位累加器在每一個參考時鐘脈沖輸入時，累加一次頻率字，其輸出相應增加一個 步長的相位增量。由于相位累加器的輸出連接在波形存儲器 (ROM)的地址線上，因此其輸出的改變就相當于查表。這樣就可把存儲在波形存儲器內的波形抽樣值 (二進制編碼 )經(jīng)查找表查出。 ROM的輸出送到 D／ A轉換器，經(jīng) D／ A轉換器轉換成模擬量輸出。 FPGA 實現(xiàn)的直接數(shù)字頻率合成器 本設計基于 DDS 的 基本原理 ，利用 Altera 公司的 FPGA 芯片 FLEX10 系列器件 設法將波形采樣點的值依次通過數(shù)模轉換器（ MDAC）轉換成模擬量輸出 ,可達到預期的目的，具有較高的性價比 。其基本環(huán)節(jié)由計數(shù)器（ Counter）、只讀存 儲器（ EPROM）、數(shù)模轉換器（ MDAC）和濾波器等組成。 具體方案如下 :累加器由加法器和 D觸發(fā)器級聯(lián)組成。在時鐘脈沖 fc 的控制下，對輸入頻率控制字 K 進行累加，累加滿量時產(chǎn)生溢出。相位累加器的輸出對應于該合成周期信號的相位，并且這個相位是周期性的，在 0～ 2? 范圍內起變化。相位累加器位數(shù)為 N，最大輸出為 2N 1，對應于 2? 的相位，累加一次就輸出一個相應的相位碼，通過查表得到 波形 信號 的幅度，然后經(jīng) D/A轉換及低通濾波器濾除不需要的取樣分量，以便輸出頻譜純凈的 波形 信號。整個 DDS電路的結構如圖 23所示。 11 圖 23 FPGA實現(xiàn)的 DDS結構 圖 在這個系統(tǒng)中，較為困難的部分是由 FPGA 實現(xiàn)頻率合成器產(chǎn)生任意信號波形的功能的實現(xiàn)。因為要求產(chǎn)生能產(chǎn)生任意信號波，頻率和相位可調，且都要以數(shù)字的形式進行控制和處理，所以在設計中將分別對部分電路提出幾種實現(xiàn)方案并進行分析和論證。 MCS51單片機和 FPGA 器件簡單介紹 單片機的全稱是單片微型計算機 （ Single Chip Microputer），它把組成計算機的主要功能部件：中央處理器（ CPU）、數(shù)據(jù)存儲器（ RAM）、程序存儲器（ ROM、EPROM、 E2PROM 或 FLASH）、定時 /計數(shù)器和各種輸入 /輸出接口電路等都集成在一塊半導體芯片上，構成了一個完整的計算機系統(tǒng)。 MCS51系列單片機是美國 Intel 公司于 1980 年推出的一種 8位單片機系列。該系列的基本型產(chǎn)品是 805 8031 和 8751。這 3 種產(chǎn)品之間的區(qū)別只是在片內程序存儲器方面。 8051 的片內程序存儲器（ ROM）是掩膜型的，即在制 造芯片時已將應用程序固化進去； 8031 片內沒有程序存儲器； 8751 內部包含有用作程序存儲器的4KB的 EPROM。 MCS51系列單片機優(yōu)異的性能 /價格比使得它從面世以來就獲得用戶的認可。 Intel 公司把這種單片機的內核，即 8051 內核，以出售或互換專利的方式授權給一些公司，如 Atmel、 Philips、 ADI 等。這些公司的這類產(chǎn)品也被稱為 8051兼容芯片，這些 8051 兼容芯片在原來的基礎上增加了許多特性。 80C51 是 INTEL 公司 MCS51 系列單片機中最基本的產(chǎn)品，它采用 INTEL 公司可靠的 CHMOS工 藝技術制造的高性能 8位單片機，屬于標準的 MCS51的 HCMOS產(chǎn)品。 12 它結合了 HMOS的高速和高密度技術及 CHMOS的低功耗特征，它繼承和擴展了 MCS48單片機的體系結構和指令系統(tǒng)。 8051 是 MCS51 系列單片機中的代表產(chǎn)品，它內部集成了功能強大的中央處理器，包含了硬件乘除法器、 21 個專用控制寄存器、 4kB的程序存儲器、 128 字節(jié)的數(shù)據(jù)存儲器、 4 組 8 位的并行口、兩個 16位的可編程定時 /計數(shù)器、一個全雙工的串行口以及布爾處理器。 80C51 內置中 央處理單元、 128字節(jié)內部數(shù)據(jù)存儲器 RAM、 32 個雙向輸入 /輸出 (I/O)口、 2個 16位定時 /計數(shù)器和 5個兩級中斷結構，一個全雙工串行通信口，片內時鐘振蕩電路。此外， 80C51 還可工作于低功耗模式，可通過兩種軟件選擇空閑和掉電模式。在空閑模式下凍結 CPU而 RAM 定時器、串行口和中斷系統(tǒng)維持其功能。掉電模式下，保存 RAM 數(shù)據(jù)，時鐘振蕩停止，同時停止芯片內其它功能。 80C51 有 PDIP(40pin)和 PLCC(44pin)兩種封裝形式。 其引腳結構圖如圖 24所示： 圖 24 51單片機 引 腳 圖 3 系統(tǒng)總體 設計 FPGA 設計 DDS 電路的具體實現(xiàn) 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件 連接 ，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構建的 DDS 電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用 DDS 芯片極大的推動了 DDS 技術的發(fā)展，但專用 DDS芯片價格昂貴，且無法實現(xiàn)任意波形輸出，近來， CPLD 及 FPGA 的發(fā)展為實現(xiàn) DDS提供了更好的技術手段。 FPGA 的應用不僅使得數(shù)字電路系統(tǒng)的設計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時 鐘頻率已可達到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù) 13 字電路部分。 用 FPGA 設計 DDS 電路比采用專用 DDS 芯片更為靈活。因為，只要改變 FPGA 中的 ROM 數(shù)據(jù)， DDS 就可以產(chǎn)生任意波形，因而具有相當大的靈活性。相比之下， FPGA的功能完全取決于設計需求，可以復雜也可以簡單，而且 FPGA 芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將 DDS設計嵌入到 FPGA 芯片所構成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者 的很多倍。因此，采用 FPGA 來設計 DDS 系統(tǒng)具有很高的性價比。用 FPG A 可 以非常方便的實現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場編程進行電路的修改。在 DDS 系統(tǒng)中， FPGA 的主要完成 ： (1)保存頻率字 ； (2)保存相位字 ； (3)構成相位累加器，產(chǎn)生波形 RAM 的地址 ； (4)形成波形 RAM。 FPGA 設計流程 任意波形發(fā)生器的 FPGA的電路設計主要是用 FPGA設計 DDS的核心部分即相位累加器、相位加法器、相位寄存器、控制字輸入寄存器、波形查找表、任意波形數(shù)據(jù)寄存器。任意波形發(fā)生器的 FPGA的電路組成框圖 如圖 31所示。 圖 31 FPGA電路組成框圖 該系統(tǒng)可實現(xiàn)常規(guī)固定波形輸出和任意波形輸出。其中相位累加器是一個帶有累加功能的 32位加法器，它以設定的頻率控制字 k作為步長來進行加法運算，當其和滿時清零，并進行重新運算。相位寄存器是一個 10位寄存器，它接收單片機送來的頻率和相位控制字數(shù)據(jù)并進行寄存，當下一個時鐘到來時，輸入寄存的數(shù)據(jù)，對輸出波形的頻率和相位進行控制。波形查找表 ROM及 RAM是 DDS的關鍵部分，設計時首先需對時域波形進行