zyb-ch2-eda設(shè)計流程及其工具(編輯修改稿)
2025-02-06 02:28 本頁面
【文章內(nèi)容簡介】 業(yè)的 EDA工具供應(yīng)商或各可編程邏輯器件廠商都提供 EDA開發(fā)工具，在這些 EDA開發(fā)工具中都含有設(shè)計輸入編輯器，如 Xilinx公司的 Foundation、 ISE，Altera公司的 MAX+plusII、 QUARTUS等。 一般的設(shè)計輸入編輯器都支持圖形輸入和 HDL文本輸入。 圖形輸入通常包括 原理圖輸入、狀態(tài)圖輸入 和 波形圖輸入 三種常用方法。17 HDL綜合器 硬件描述語言誕生的初衷是用于設(shè)計邏輯電路的建模和仿真，但直到 Synoposys公司推出了 HDL綜合器后，才可以將 HDL直接用于電路設(shè)計。 HDL綜合器是一種用 EDA技術(shù)實施電路設(shè)計中完成電路化簡、算法優(yōu)化、硬件結(jié)構(gòu)細化的計算機軟件，是將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具。18HDL綜合器在把可綜合的 HDL（ Verilog或 VHDL）轉(zhuǎn)化為硬件電路時，一般要經(jīng)過兩個步驟。p 第 1步是 HDL綜合器對 Verilog或 VHDL進行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊。 這時是不考慮實際器件實現(xiàn)的，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程。p 第 2步是對應(yīng)實際實現(xiàn)目標器件的結(jié)構(gòu)進行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。 19 HDL綜合器的輸出文件一般是網(wǎng)表文件，可以是：① 用于電路設(shè)計數(shù)據(jù)交換和交流的工業(yè)標準化格式的文件；② 直接用硬件描述語言 HDL表達的標準格式的網(wǎng)表文件；③ 對應(yīng) FPGA/CPLD器件廠商的網(wǎng)表文件。 HDL綜合器是 EDA設(shè)計流程中的一個獨立的設(shè)計步驟，它往往被其他 EDA環(huán)節(jié)調(diào)用，完成整個設(shè)計流程。 20 仿真器 在 EDA技術(shù)中仿真的地位非常重要，行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證以及門級系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。 在 EDA發(fā)展的初期，快速地進行電路邏輯仿真是當時的核心問題，即使在現(xiàn)在，各個環(huán)節(jié)的仿真仍然是整個 EDA設(shè)計流程中最重要、最耗時的一個步驟。 因此，仿真器的 仿真速度 、 仿真的準確性 和 易用性成為衡量仿真器的重要指標。21按處理的硬件描述語言類型， HDL仿真器可分為：u VHDL仿真器u Verilog仿真器u 混合 VHDL仿真器u 其他 HDL仿真器 常用的仿真器有：u Model Technology公司的 Modelsimu Cadence公司的 VerilogXL和 NCSimu Aldec公司的 Active HDLu Synopsys公司的 V
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