zyb-ch2-eda設(shè)計(jì)流程及其工具-文庫吧
2025-01-09 02:28 本頁面
【正文】 件中已包含了器件硬件特性參數(shù)，仿真精度高。n仿真的文件必須來自針對具體器件的布線 /適配器所產(chǎn)生的仿真文件。n綜合后所得的 EDIF等網(wǎng)表文件通常作為適配器的輸入文件，產(chǎn)生的網(wǎng)表文件中包含了較為精確的延時信息。n將這個網(wǎng)表文件送到仿真器中進(jìn)行仿真，就可以得到精確的時序仿真結(jié)果了。8EDA設(shè)計(jì)流程圖9l目前流行多種網(wǎng)表文件格式，其中最通用的是 EDIF格式 的網(wǎng)表文件。 Xilinx的 XNF網(wǎng)表文件格式也很流行，一般只在使用 Xilinx的 FPGA/CPLD時才會用到 XNF格式 。lVHDL文件格式也可以用來描述電路網(wǎng)絡(luò)，即采用 VHDL語法描述各級電路互連，稱之為 VHDL網(wǎng)表 ，它描述的電路與生成的 EDIF/XNF等網(wǎng)表文件一致。lVHDL網(wǎng)表文件采用 VHDL語法，只是其中的電路描述采用了結(jié)構(gòu)描述方法，即首先描述了最基本的門電路，然后將這些門電路用例化語句連接起來。10EDA設(shè)計(jì)流程圖11u注意： 圖中有兩個仿真器，一是 VHDL仿真器 ，一個是門級仿真器 ，都能進(jìn)行 功能仿真 和 時序仿真 。u兩者仿真用的 文件格式 不同，即網(wǎng)表文件不同。u在綜合之后， VHDL綜合器一般都可以生成一個 VHDL網(wǎng)表文件。u這樣的 VHDL網(wǎng)表文件再送到 VHDL仿真器 中進(jìn)行功能仿真，仿真結(jié)果與 門級仿真器 所做的功能仿真的結(jié)果基本一致。 12編程下載 將適配后的下載文件，通過通信電纜或?qū)Ｓ镁幊唐鲗懼料鄳?yīng)目標(biāo)器件的過程。硬件測試 將含有載入了設(shè)計(jì)的 FPGA或 CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況。13 ASIC及其設(shè)計(jì)流程 ASIC分為：數(shù)字 ASIC、模擬 ASIC、數(shù)?；旌?ASIC。 ASIC設(shè)計(jì)方法 ASIC設(shè)計(jì)方法全定制法半定制法門陣列法標(biāo)準(zhǔn)單元法可編程邏輯器件法14 一般 ASIC設(shè)計(jì)的流程 系統(tǒng)規(guī)格設(shè)計(jì)系統(tǒng)級描述RTL級描述邏輯綜合優(yōu)化門級網(wǎng)表輸出門級網(wǎng)表布局 /布線布局后模擬 /驗(yàn)證FPGA/ASIC實(shí)現(xiàn)RTL級仿真門級仿真系統(tǒng)級仿真前端設(shè)計(jì)后端設(shè)計(jì)15 常用 EDA工具 用 EDA技術(shù)設(shè)計(jì)電路可以分為不同的技術(shù)環(huán)節(jié)，每一個環(huán)節(jié)中必須有對應(yīng)的軟件包或?qū)Ｓ玫?EDA工具獨(dú)立處理。 EDA工具大致可以分為以下 5個模塊。p 設(shè)計(jì)輸入編輯器p 仿真器p HDL綜合器p 適配器（或布局布線器）p 下載器16 設(shè)計(jì)輸入編輯器 通常專
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