zyb-ch2-eda設(shè)計(jì)流程及其工具(已修改)
2025-01-27 02:28 本頁(yè)面
【正文】 1第 2章 EDA設(shè)計(jì)流程及其工具： FPGA/CPLD設(shè)計(jì)流程： ASIC及其設(shè)計(jì)流程： 常用 EDA工具： MAXPLUS II概述： IP核2 FPGA/CPLD 設(shè)計(jì)流程FPGA： 現(xiàn)場(chǎng)可編程門陣列 CPLD： 復(fù)雜可編程邏輯器件★ 這 2種器件的一般開發(fā)流程為：(One Time Programming)功能仿真原理圖 /HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載邏輯綜合器結(jié)構(gòu)綜合器 時(shí)序與功能門級(jí)仿真FPGA/CPLD 器件和電路系統(tǒng) SRAM結(jié)構(gòu)的配置3設(shè)計(jì)輸入（原理圖 /HDL文本編輯） 將需設(shè)計(jì)的電子系統(tǒng)的功能和結(jié)構(gòu)以圖形或文本方式表達(dá)?！?圖形輸入： 原理圖輸入、狀態(tài)圖輸入、波形圖輸入216。原理圖方式應(yīng)用最為廣泛 ,原理圖輸入對(duì)原理圖進(jìn)行功能驗(yàn)證后再進(jìn)行編譯即可轉(zhuǎn)換為網(wǎng)表文件。216。但此方法一般僅實(shí)用于小電路。對(duì)于稍大的電路，其 可讀性、可移植性差 。216。波形圖主要應(yīng)用于仿真功能測(cè)試時(shí)產(chǎn)生某種測(cè)試信號(hào) 。216。狀態(tài)圖常用于建模中?！? HDL文本輸入：目前主流輸入方式，是最有效的方式，其 可讀性、可移植性好、便于存檔 。4綜合l 將前面輸入的原理圖、 HDL語言描述轉(zhuǎn)化為電路實(shí)現(xiàn)的門級(jí)網(wǎng)表的過程；l 是從抽象到具體實(shí)現(xiàn)的關(guān)鍵步驟；l 綜合的結(jié)果不是唯一的；l 為達(dá)到性能要求，往往對(duì)綜合加以約束。適配l 將網(wǎng)表文件轉(zhuǎn)換為適應(yīng)于特定目標(biāo)器件的 可下載的最終文件 。l 適配對(duì)象直接與器件的結(jié)構(gòu)細(xì)節(jié)相對(duì)應(yīng)。5行為仿真、功能仿真、時(shí)序仿真 仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫(kù)對(duì) EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。行為仿真：n在綜合以前對(duì) VHDL所描述的內(nèi)容進(jìn)行行為仿真，即將VHDL設(shè)計(jì)源程序直接送到 VHDL仿真器中仿真。n此時(shí)的仿真只是根據(jù) VHDL的語義進(jìn)行的，與具體電路沒有關(guān)系。n在這時(shí)的仿真中，可以充分發(fā)揮 VHDL中的適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫(kù)文件。6功能仿真：n直接對(duì) VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性，如延時(shí)特性。n直接進(jìn)行功能仿真的好處是設(shè)計(jì)耗時(shí)短，對(duì)硬件庫(kù)、綜合器等沒有任何要求。n大的設(shè)計(jì)項(xiàng)目一般先進(jìn)行功能仿真，確認(rèn)邏輯功能滿足要求后，再進(jìn)行綜合、適配、時(shí)序仿真。7時(shí)序仿真：n接近真實(shí)器件運(yùn)行特性的仿真，仿真文
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