【文章內(nèi)容簡(jiǎn)介】 路的規(guī)格制定并不如想象的那么簡(jiǎn)單 2 IC設(shè)計(jì)流程 綜合的作用與分類 ? 綜合的作用 ? 自動(dòng)將上一個(gè)設(shè)計(jì)層次的數(shù)據(jù)轉(zhuǎn)換成下一個(gè)層次的設(shè)計(jì)數(shù)據(jù) ? 可大大減少人工消耗，提高設(shè)計(jì)效率 ? 綜合的分類 ? 邏輯綜合：將電路的HDL行為描述自動(dòng)轉(zhuǎn)換為門(mén)級(jí)網(wǎng)表 ? 物理綜合：將門(mén)級(jí)網(wǎng)表自動(dòng)轉(zhuǎn)換為版圖數(shù)據(jù) r e g e n _ c l k _ e i g h t 。a l w a y s ( p o s e d g e c l k _ s y s o r n e g e d g e r e s e t )b e g i n i f ( ! r e s e t ) F M 0 _ e n a b l e _ r e g = 1 39。 b 0 。 e l s e F M 0 _ e n a b l e _ r e g = F M 0 _ e n a b l e 。e n d邏輯綜合實(shí)例 ? 作用 ? 將基于 HDL描述的 RTL級(jí)代碼自動(dòng)轉(zhuǎn)換成特定約束條件下的門(mén)級(jí)網(wǎng)表 ? 約束條件包括時(shí)序、面積、功耗等，其中時(shí)序最關(guān)鍵 ? 流程 ? 翻譯（展平）： RTL描述 → 門(mén)級(jí)布爾描述 ? 優(yōu)化：化簡(jiǎn)布爾方程 ? 映射：基于相應(yīng)的工藝庫(kù)，將優(yōu)化的布爾描述映射為實(shí)際的邏輯電路 2 IC設(shè)計(jì)流程 邏輯綜合 :作用與流程 邏輯綜合流程 2 IC設(shè)計(jì)流程 邏輯綜合 :優(yōu)化策略及工具 ? 優(yōu)化目標(biāo) ? 以速度為第一目標(biāo)，先不考慮成本 ? 以成本為第一目標(biāo)，先不考慮速度 ? 以速度和成本折中為目標(biāo)，綜合考慮兩個(gè)指標(biāo) ? 優(yōu)化策略 ? 器件復(fù)用：不同的電路盡可能使用相同的器件，以減少芯片的面積，但可能會(huì)降低速度 ? 時(shí)序重排：重排延時(shí)不同的邏輯單元的前后位置，以減少關(guān)鍵路徑的延時(shí) ? 狀態(tài)機(jī)重新編譯：尋找是電路性能更高、資源更省的實(shí)現(xiàn)方式 ? 常用的 EDA工具： Synopsys的 Design Compiler，市場(chǎng)占有率 90％ 2 IC設(shè)計(jì)流程 時(shí)序收斂 (Time Closure)問(wèn)題 初步設(shè)計(jì) 中間階段設(shè)計(jì) 最終完成設(shè)計(jì) 白線表示違反時(shí)序的網(wǎng)點(diǎn) ? 反復(fù)修改，直至?xí)r序全部滿足要求，稱之為時(shí)序收斂。 2 IC設(shè)計(jì)流程 物理綜合 Physical Synthesis RTL (Timing) Constraints PlaceandRoute Optimization Artwork Netlist with PlaceandRoute Info Macromodules Fixed lists 3 IC驗(yàn)證方法 驗(yàn)證的目的 ? 驗(yàn)證的目的 ? 原始描述是否正確？ ? 邏輯功能是否正確？ ? 時(shí)序及其相關(guān)性能指標(biāo)是否正確？ ? 是否完全符合物理設(shè)計(jì)規(guī)則？ ? 驗(yàn)證的要點(diǎn) ? 所有設(shè)計(jì)層次都要進(jìn)行仿真驗(yàn)證 ? 不同的設(shè)計(jì)層次用不同的仿真驗(yàn)證工具：管、門(mén)、邏輯、 HDL、系統(tǒng)，數(shù)字、模擬、混合 ? 所有功能都要通過(guò)仿真驗(yàn)證 ? 仿真驗(yàn)證必須考慮最差情況： Worst、 Typical、 Best ? 動(dòng)態(tài)驗(yàn)證 ? 方法：輸入外部激勵(lì)輸入信號(hào)到所設(shè)計(jì)的電路模型，判斷它所產(chǎn)生的輸出響應(yīng)是否符合預(yù)期功能 ? 特點(diǎn)：主要用于驗(yàn)證電路功能，難以找到完全的激勵(lì)來(lái)覆蓋電路的所有功能，而且較耗費(fèi)時(shí)間 ? 類型：電路仿真，邏輯仿真 ? 靜態(tài)驗(yàn)證 ? 方法：分析電路所有路徑的時(shí)序，或者將待驗(yàn)證的電路與正確的電路進(jìn)行對(duì)照比較 ? 特點(diǎn)：主要用于驗(yàn)證電路性能指標(biāo)，限于數(shù)字邏輯電路，無(wú)需輸入激勵(lì)信號(hào)，速度快，準(zhǔn)確性較低 ? 類型：靜態(tài)時(shí)序分析（ STA），形式驗(yàn)證 ? 物理驗(yàn)證 ? 方法：檢查版圖是否符合預(yù)定的設(shè)計(jì)規(guī)則，或者是否與電路相符 ? 特點(diǎn)：物理設(shè)計(jì)完成后進(jìn)行 ? 類型： DRC， ERC， LVS 3 IC驗(yàn)證方法 驗(yàn)證的分類 3 IC驗(yàn)證方法 動(dòng)態(tài)驗(yàn)證 :仿真流程 將用戶對(duì)電路的描述轉(zhuǎn)換成 EDA工具可識(shí)別的形式（如邏輯表達(dá)式、網(wǎng)表、等效電路） 根據(jù)電路功能要求設(shè)計(jì)盡可能全面或有充分代表性的激勵(lì)信號(hào) 設(shè)置初始值、仿真時(shí)間、過(guò)程控制、中斷、觀察仿真狀態(tài)等 電路描述 激勵(lì)描述 （需給出 3個(gè)輸入的 8個(gè)邏輯狀態(tài)） 輸出波形 實(shí)例 3 IC驗(yàn)證方法 動(dòng)態(tài)驗(yàn)證 :仿真工具舉例 ? 電路級(jí)仿真 ? 用于仿真晶體管級(jí)的電路，精確性高，功能全面 ? SPICE：加州大學(xué)柏克利分校 1972年開(kāi)發(fā)，電路模擬的事實(shí)標(biāo)準(zhǔn)，已衍生出 HSPICE、 PSPICE、 OrCAD、 Workbench等多種版本 ? NanoSim： Synopsys公司開(kāi)發(fā)，可用于幾百萬(wàn)門(mén)、 、模擬 /數(shù)字 /混合信號(hào)電路設(shè)計(jì)驗(yàn)證 ? 邏輯級(jí)仿真 ? 用于仿真行為級(jí)、 RTL級(jí)和門(mén)級(jí)網(wǎng)表的數(shù)字電路，算法多采用事件驅(qū)動(dòng)的方式，少量采用周期驅(qū)動(dòng)方式 ? VCS： Synopsys公司開(kāi)發(fā)，編譯型 Verilog模擬器，結(jié)合了周期算法和事件驅(qū)動(dòng)算法，可支持千萬(wàn)門(mén)級(jí) ASIC設(shè)計(jì) ? ModelSim： Mentor公司開(kāi)發(fā)，支持 VHDL和 Verilog HDL混合仿真 ? 方法：計(jì)算電路所有路徑上的延遲，判斷時(shí)序是否滿足要求 ? 特點(diǎn)：與動(dòng)態(tài)時(shí)序分析相比，無(wú)需激勵(lì)，可以窮盡所有路徑，可識(shí)別時(shí)序故障類型多，運(yùn)行速度快，占用內(nèi)存少 ? 使用環(huán)節(jié)：邏輯綜合后，布局優(yōu)化后，布線完成后等 ? 可識(shí)別時(shí)序故障類型：建立 /保持時(shí)間、最小 /最大跳變延時(shí)、時(shí)鐘脈沖寬度 /時(shí)鐘畸變、門(mén)級(jí)時(shí)鐘的瞬時(shí)脈沖檢測(cè)、總線競(jìng)爭(zhēng)與總線懸浮錯(cuò)誤、不受約束的邏輯通道等 ? 常用 EDA工具： Synopys的 PrimeTime 3 IC驗(yàn)證方法 靜態(tài)驗(yàn)證 :靜態(tài)時(shí)序分析 STA流程 3 IC驗(yàn)證方法 靜態(tài)驗(yàn)證 :形式驗(yàn)證 ? 方法：判斷當(dāng)前設(shè)計(jì)與正確設(shè)計(jì)在邏輯功能上是否相同 ? 特點(diǎn)：常用于比較 RTL代碼之間、 RTL代碼與門(mén)級(jí)網(wǎng)表之間、加入掃描鏈前后或者 ECO修正前后的門(mén)級(jí)網(wǎng)表之間的一致性或者等效性 ? 常用 E