zyb-ch2-eda設(shè)計(jì)流程及其工具-wenkub
2023-02-07 02:28:21 本頁面
【正文】 描述語言誕生的初衷是用于設(shè)計(jì)邏輯電路的建模和仿真，但直到 Synoposys公司推出了 HDL綜合器后，才可以將 HDL直接用于電路設(shè)計(jì)。 EDA工具大致可以分為以下 5個模塊。 12編程下載 將適配后的下載文件，通過通信電纜或?qū)Ｓ镁幊唐鲗懼料鄳?yīng)目標(biāo)器件的過程。10EDA設(shè)計(jì)流程圖11u注意： 圖中有兩個仿真器，一是 VHDL仿真器 ，一個是門級仿真器 ，都能進(jìn)行 功能仿真 和 時序仿真 。8EDA設(shè)計(jì)流程圖9l目前流行多種網(wǎng)表文件格式，其中最通用的是 EDIF格式 的網(wǎng)表文件。7時序仿真：n接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，仿真精度高。n在這時的仿真中，可以充分發(fā)揮 VHDL中的適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫文件。l 適配對象直接與器件的結(jié)構(gòu)細(xì)節(jié)相對應(yīng)。狀態(tài)圖常用于建模中。對于稍大的電路，其 可讀性、可移植性差 ?！?圖形輸入： 原理圖輸入、狀態(tài)圖輸入、波形圖輸入216。原理圖方式應(yīng)用最為廣泛 ,原理圖輸入對原理圖進(jìn)行功能驗(yàn)證后再進(jìn)行編譯即可轉(zhuǎn)換為網(wǎng)表文件。216?！? HDL文本輸入：目前主流輸入方式，是最有效的方式，其 可讀性、可移植性好、便于存檔 。5行為仿真、功能仿真、時序仿真 仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫對 EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯誤。6功能仿真：n直接對 VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性，如延時特性。n仿真的文件必須來自針對具體器件的布線 /適配器所產(chǎn)生的仿真文件。 Xilinx的 XNF網(wǎng)表文件格式也很流行，一般只在使用 Xilinx的 FPGA/CPLD時才會用到 XNF格式 。u兩者仿真用的 文件格式 不同，即網(wǎng)表文件不同。硬件測試 將含有載入了設(shè)計(jì)的 FPGA或 CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況。p 設(shè)計(jì)輸入編輯器p 仿真器p HDL綜合器p 適配器（或布局布線器）p 下載器16 設(shè)計(jì)輸入編輯器 通常專業(yè)的 EDA工具供應(yīng)商或各可編程邏輯器件廠商都提供 EDA開發(fā)工具，在這些 EDA開發(fā)工具中都含有設(shè)計(jì)輸入編輯器，如 Xilinx公司的 Foundation、 ISE，Altera公司的 MAX+plusII、 QUARTUS等。 HDL綜合器是一種用 EDA技術(shù)實(shí)施電路設(shè)計(jì)中完成電路化簡、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化的計(jì)算機(jī)軟件
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