eda課程設(shè)計(jì)報(bào)告(2)-wenkub
2023-04-07 00:27:30 本頁(yè)面
【正文】 OF jcb ISBEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。USE 。 END IF。139。 Process (clk,a) BEGINIF clk39。 a=NOT a。EVENT AND clk=39。039。END fb。LIBRARY IEEE。q=tmp。THEN IF tmp=11111111THEN tmp:=00000000。THEN tmp:=00000000。END dz。USE IEEE. 。END behave。 END IF。EVENT AND clk=39。 BEGIN IF reset=39。ENTITY dj IS PORT (clk,reset: IN STD_LOGIC。clk 是時(shí)鐘信號(hào), 當(dāng)復(fù)位信號(hào)有效時(shí), 輸出為‘1’, 輸出最大值設(shè)為“255”,最小值設(shè)為“0”,從“0”開始, 當(dāng)時(shí)鐘檢測(cè)到有上升沿的時(shí)候, 輸出就會(huì)呈現(xiàn)遞減的趨勢(shì), 減“1”。（鋸齒波）波形數(shù)據(jù)產(chǎn)生模塊設(shè)計(jì)采用255～0循環(huán)加法計(jì)數(shù)器實(shí)現(xiàn)。nd if。 then if data=99 then data:=0。begin process(clk) variable data:integer range 0 to 99。 entity fenpin isport (clk: in std_logic。二、設(shè)計(jì)輸入文件與調(diào)試 用4個(gè)100分頻器串接實(shí)現(xiàn)。正文一、設(shè)計(jì)思路 II平臺(tái)，利用DDS（直接數(shù)字信號(hào)合成）技術(shù)，采用VHDL語(yǔ)言，設(shè)計(jì)一波形信號(hào)發(fā)生器。library ieee。 clkfen: out std_logic)。 begin if clk39。 clk_mid=not clk_mid。clkfen=clk_mid。設(shè)計(jì)思路是: reset 是復(fù)位信號(hào), 要首先考慮。LIBRARY IEEE。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。039。139。END IF。（鋸齒波）波形數(shù)據(jù)產(chǎn)生模塊設(shè)計(jì)采用0～255 循環(huán)加法計(jì)數(shù)器實(shí)現(xiàn)。USE 。ARCHITECTURE behave OF dz ISBEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 ELSIF clk39。 ELSE tmp:=tmp+1。 END PROCESS。USE IEEE. 。 ARCHITECTURE behave OF fb ISSIGNAL a: BIT。THEN A=39。139。END IF。EVENT AND clk=39。THEN Q=255。END PROCESS。采用0～255～0 循環(huán)加/ 減法計(jì)數(shù)器實(shí)現(xiàn)。ENTITY jcb IS PORT (clk,reset: IN STD_LOGIC。 VARIABLE a: STD_LOGIC。 ELSIF clk39。039。 ELSE tmp:=tmp+1。039。END IF。library ieee。q:out std_logic_vector(7 downto 0))。039。139。end if。end a。復(fù)位信號(hào)的級(jí)別高于其它信號(hào), 而且低電平是有效電平, 所以整個(gè)程序的工作狀態(tài)應(yīng)處于高電平狀態(tài)。然后在程序里用case 語(yǔ)句來(lái)?yè)瘛se 。end zx。039。139。 end if。 when 02=d=252。 when 06=d=233。 when 10=d=197。 when 14=d=150。when 18=d=99。 when 22=d=53。 when 26=d=19。 when 30=d=1。 when 34=d=4。 when 38=d=26。 when 42=d=64。 when 46=d=112。 when 50=d=162。 when 54=d=207。 when 58=d=239。 when 62=d=254。 end process。在CORTROL的控制下選擇輸出一種波形數(shù)據(jù)輸出LIBRARY IEEE。 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 WHEN 010 =q=d2。 WHEN OTHERS =NULL。 9．譯碼library ieee。entity ym is port( clk,rst :in std_logic。end ym。begin process(data,clk,rst)beginif(rst=39。 number_l=0。elsif(to_integer(unsigned(data))=200 A
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