ise設(shè)計(jì)流程(編輯修改稿)
2025-01-31 22:16 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 nce and Technology of China 塊存儲(chǔ)器映像文件 在線邏輯分析儀 Chipscope定義和連接文件 實(shí)現(xiàn)約束文件 IP生成向?qū)? 存儲(chǔ)器文件 原理圖文件 用戶文檔文件 Verilog模塊模板文件 Verilog測(cè)試平臺(tái)模板文件 VHDL模塊模板文件 VHDL庫(kù)模板文件 VHDL包模板文件 VHDL測(cè)試平臺(tái)模板文件 片上系統(tǒng)設(shè)計(jì)向?qū)? ? 綜合 February 1, 2023 14 University of Electronic Science and Technology of China 在 ISE的主界面的處理子窗口 的 synthesis的工具可以完成下面的 任務(wù)： ? 查看 RTL原理圖（ View RTL schematic） ? 查看技術(shù)原理圖（ View Technology Schematic） ? 檢查語(yǔ)法（ Check Syntax） ? 產(chǎn)生綜合后仿真模型（ Generate PostSynthesis Simulation Model） 。 選中該選項(xiàng)并將其展開 ? 行為級(jí)仿真 February 1, 2023 15 University of Electronic Science and Technology of China 點(diǎn)擊“按鈕”，直到出現(xiàn)窗口波形 仿真波形窗口 ? 添加實(shí)現(xiàn)約束文件 February 1, 2023 16 University of Electronic Science and Technology of China 實(shí)現(xiàn)約束文件 選擇 選擇 User Constraints,并展開該選項(xiàng) 雙擊 I/O Pin Planing(PlanAhead)PostSynthesis ? 添加 IO約束 February 1, 2023 17 University of Electronic Science and Technology of China 輸入對(duì)應(yīng)的 FPGA的引腳 選擇對(duì)應(yīng)引腳的電平 LVCMOS33 保存引腳約束 ,并退出該界面 ? 設(shè)計(jì)實(shí)現(xiàn) February 1, 2023 18 University of Electronic Science and Technology of China 選擇 Implement Design, 并展開 第一步 : 轉(zhuǎn)換 “Translate” 翻譯
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1