vhdl上機手冊(基于xilinx_ise)(編輯修改稿)
2025-07-23 20:13 本頁面
【文章內(nèi)容簡介】 代碼，而不是使用以前設(shè)計好的源代碼，故再單擊“下一步”，“下一步”，單擊“完成”，工程創(chuàng)建完畢。Step5. 這時的界面如圖4 所示，這里需要關(guān)注的是界面左上角出現(xiàn)的小框為我們所有的源文件的管理窗口，在其下面的窗口為我們選擇不同的源文件時其所有可能操作的顯示窗口；右半部分窗口為我們設(shè)計輸入代碼的窗口；下面的窗口為編譯等信息的顯示窗口。這里與以前版本不同的地方在于編譯輸入窗口這里將Warnings 和Errors 可以分開顯示。我們可以在輸入不同文件后選中不同的文件，看看進程窗口中的變化。這樣，我們新建了一個工程，下一步就要在工程中輸入一些設(shè)計文件來實現(xiàn)我們的設(shè)計。圖4 創(chuàng)建新工程后的ISE 界面3 創(chuàng)建一個VHDL源文件框架在本小節(jié)我們向剛剛創(chuàng)建的工程中添加設(shè)計文件來實現(xiàn)要求的功能。按照以下步驟建立一個計數(shù)器的VHDL 文件描述。注意這里僅僅新建一個有框架的文件，下一小節(jié)將向該文件中添加具體代碼。在這里我們以一個具有復(fù)位（reset）、使能（ce）、置數(shù)（load）、計數(shù)方向控制（dir）功能的計數(shù)器為基礎(chǔ)進行設(shè)計。其方塊圖如圖5 所示。其中CLK 為輸入計數(shù)時鐘信號，系統(tǒng)在該信號的驅(qū)動下開始工作；RESET 為復(fù)位信號，在上升沿處，輸入復(fù)位為全零；CE 為使能信號，為1 時計數(shù)正常進行，為0 時停止計數(shù)；LOAD 為置數(shù)信號，當在時鐘上升沿該信號為1 時，將DIN0～DIN3 分別置給COUT0～COUT3。DIR 為計數(shù)方向控制，為1 時遞增計數(shù)，為0 時遞減計數(shù)。這些功能描述只是我們的設(shè)計目標，或稱為設(shè)計需求，我們在設(shè)計一個系統(tǒng)時，第一步就是要明確我們的設(shè)計要Step1. 選擇ProjectNew So
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