【文章內(nèi)容簡介】 整體設(shè)計，從而需要一定程度的軟 IP 修正，在性能上也不可能獲得全面的優(yōu)化?！　∮埠颂峁┰O(shè)計階段最終階段產(chǎn)品：掩模。以經(jīng)過完全的布局布線的網(wǎng)表形式提供，這種硬核既具有可預(yù)見性，同時還可以針對特定工藝或購買商進行功耗和尺寸上的優(yōu)化。固核則是軟核和硬核的折衷。大多數(shù)應(yīng)用于 FPGA 的 IP 內(nèi)核均為軟核，軟核有助 于用戶調(diào)節(jié)參數(shù)并增強可復(fù)用性。軟核通常以加密形式提供，這樣實際的 RTL 對用戶是不可見的，但布局和布線靈活。在這些加密的軟核中，如果對內(nèi)核進行了參數(shù)化，那么用戶就可通過頭文件或圖形用戶接口(GUI)方便地對參數(shù) 進行操作。對于那些對時序要求嚴(yán)格的內(nèi)核(如 PCI 接口內(nèi)核)，可預(yù)布線特定信號或分配特定的布線資源，以滿足時序要求。 復(fù)雜可編程邏輯器件（CPLD） CPLD 的基本特點CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL 和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強、價格大 眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在 10,000 件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 CPLD 器件。 I/O單元I/O單元FBFBFBFBFBFBFBFB全局可編程布線區(qū)圖 CPLD 內(nèi)部電路的原理結(jié)構(gòu)圖CPLD 主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。圖 描述了 CPLD 的結(jié)構(gòu)圖。其中的 FB 是可編程邏輯功能塊，其中包括有乘積項、宏單元等。 MAX7000E 功能描述MAX7000系列是ALTERA第二代結(jié)構(gòu)的器件，它是工業(yè)界速度最快的高集成度可編程邏輯器件系列， 其集成度為600～5000門可用門，有32～256宏單元和36～164個用戶I/O引腳，該系列器件的組合傳播延時快達5ns ，16位計數(shù)器。此外，它們能提供很快的輸入寄存器建立時間，多個系統(tǒng)時鐘和可編程的速度/功率控制，I/O引腳輸出電壓擺率是可控制的。 從而提供一個附加的開關(guān)噪聲電平控制，基于EEPROM的MAX7000系列是編程信息不易失的電可擦除的器件。MAX7000E器件是MAX 7000系列中密度更高，性能更強的成員。MAX7000E 器件結(jié)構(gòu)是基于被稱為邏輯陣列模塊（LABs）的高性能的靈活的邏輯單元。LABs 包括 16 個宏單元陣列，多個 LABs 通過可編程互聯(lián)陣列（PIA）連接，通用總線由所有專用輸入，I/O 腳，宏單元反饋。MAX700E 的宏單元如圖 所示。 圖 MAX7000E 的結(jié)構(gòu)圖MAX7000E 的宏單元可分別設(shè)置成時序邏輯或組合邏輯功能。宏單元由 3個功能模塊組成：邏輯陣列，乘積項選擇矩陣和可編程寄存器。組合邏輯是在邏輯陣列中實現(xiàn)的。在邏輯陣列中，它為每個宏單元提供 5 個乘積項。乘積項選擇矩陣起著分配這些乘積項的作用。Altera 開發(fā)系統(tǒng)會根據(jù)設(shè)計的邏輯要求自動地對乘積項分配進行優(yōu)化。每個宏單元觸發(fā)器在可編程時鐘的控制下可分別編程，來實現(xiàn) D,T,JK 或 SR 觸發(fā)器的功能。在組合邏輯操作時，這些觸發(fā)器就被旁路。在設(shè)計入口時，設(shè)計者指定所需要的觸發(fā)器類型；Quartus II 開發(fā)系統(tǒng)軟件再為每個寄存器功能選擇最有效的觸發(fā)器進行工作，以優(yōu)化資源利用。在 MAX7000E 器件中,有兩個全局時鐘信號,分別為 GCLK1 和 GCLK2。每個可編程的觸發(fā)器可以在以下 3 種不同的控制時鐘下工作:(1)一個全局時鐘信號。此方式能最快實現(xiàn)時鐘到達輸出的操作。(2)一個全局時鐘信號由一個高電平有效的時鐘使能信號控制。此方式為每個觸發(fā)器提供一個使能信號，但它仍舊可以實現(xiàn)快速的時鐘達到輸出的操作。(3)帶一個乘積項的陣列時鐘。在此方式下，觸發(fā)器的時鐘信號來自隱含的宏單元或 I/O 腳，宏單元內(nèi)部的結(jié)構(gòu)如圖 所示。圖 宏單元內(nèi)部結(jié)構(gòu)框圖 硬件描述語言硬件描述語言（Hardware Description Language）是硬件設(shè)計人員和電子設(shè)計自動化（EDA）工具之間的界面，其主要目的是用來編寫設(shè)計文件，建立電子系統(tǒng)行為級的仿真模型。即利用計算 機的巨大能力對 Verilog HDL 或 VHDL建模的復(fù)雜數(shù)字邏輯進行仿真，然后再自動綜合，生成符合要求且在電路結(jié)構(gòu)上可以實現(xiàn)的數(shù)字邏輯網(wǎng)表（Netlist） ，根據(jù)網(wǎng)表和某種工 藝的器件自動生成具體電路，最后生成該工藝條件下這種具體電路的時延模型。仿真驗證無誤后，該模型可用于制造 ASIC 芯片或?qū)懭?CPLD 和 FPGA 器件中。HDL 語言有以下幾個特點:HDL 語言既包含一些高層程序設(shè)計語言的結(jié)構(gòu)形式，同時也兼顧描述硬件線路連接的具體構(gòu)件。HDL 語言是并發(fā)的，即具有在同一時刻執(zhí)行多任務(wù)的能力。HDL 語言有時序的概念。通過使用結(jié)構(gòu)級或行為級描述可以在不同的抽象層次描述設(shè)計，HDL語言采用自頂向下的數(shù)字電路設(shè)計方法，主要包括 3 個領(lǐng)域 5 個抽象層次HDL 編譯器是處理硬件描述語言的文本編譯器。他可以支持的語言有Verilog HDL﹑ABEL﹑HDL 編譯器為外界的仿真工具提供界面?；?HDL 的源編碼可以代替某些原理圖的一部分或者整個項目的原理圖。原理圖編譯器支持基于多層次原理圖的設(shè)計。所有的項目類型都支持原理圖這種最常用的設(shè)計描述方法。原理圖編譯器是唯一的一種能夠允許混合多種設(shè)計描述方法的工具。 Verilog HDL 語言Verilog HDL 是一種硬件描述語言，是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL 和 VHDL 是目前世界上最流行的兩種硬件描述語言，都是在 20 世紀(jì) 80 年代中期開發(fā)出來的。Verilog HDL 是在最廣泛使用的 C 語言基礎(chǔ)上發(fā)展起來的硬件描述語言，它是由 GDA 公司的 PhilMoorby 在 1983 年底第一次開發(fā)的，最初只是設(shè)計了仿真和驗證工具，后來開發(fā)出了故障仿真和時序分析工具。 1985 年 Moorby 推出其第三個商業(yè)模擬器 VerilogXL，并獲得了巨大成功，這使得 Verilog HDL語言迅速推廣并應(yīng)用開來。 Cadence 公司在 1989 年收購 GDA 公司，使得Verilog HDL 成為該公司的獨家專利。 Cadence 公司在 1990 年出版的 Verilog HDL，并成立 LVI 的組織，以促進 Verilog HDL 的 IEEE 標(biāo)準(zhǔn)的建立，即 IEEE標(biāo)準(zhǔn) 13641995。Verilog HDL 語言，最重要的特點是易于使用已有的 C 語言編程經(jīng)驗，在很短的時間內(nèi)迅速地學(xué)習(xí)和掌握，因而可以把 Verilog HDL 內(nèi)容安排在與 ASIC設(shè)計等相關(guān)課程內(nèi)部進行講授，由于 HDL 語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路的經(jīng)驗。與之相比，VHDL 的學(xué)習(xí)要困難一些。具體如表 所示。表 不同層級的描述方式設(shè)計層次 行為描述 結(jié)構(gòu)描述系統(tǒng)級 系統(tǒng)算法 系統(tǒng)邏輯圖寄存器輸出級 數(shù)據(jù)流圖 真值表 狀態(tài)機寄存器 ALUROL 等分模塊描述門級 布爾方程真值表 邏輯門觸發(fā)器鎖存器構(gòu)成的邏輯圖板圖級 幾何圖形 圖形連接關(guān)系 VHDL 語言VHDL 全名 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 1987 年底，VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自 IEEE1076（簡稱 87 版)之后，各 EDA 公司相繼推出自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。1993 年，IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，簡稱 93 版。VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多 EDA 公司支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機高級語言。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口) 和內(nèi)部（或稱不可視 部分） ，既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計 實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。VHDL 除具備一般的 HDL 優(yōu)點外，其特殊的優(yōu)點是：(1)功能強大、設(shè)計靈活。(2)支持廣泛、易于修改。(3)強大的系統(tǒng)硬件描述能力。(4)獨立于器件的設(shè)計、與工藝無關(guān)。(5)很強的移植能力。(6)易于共享和復(fù)用。 Verilog HDL 和 VHDL 的比較至今為止，工業(yè)界已見到很多種硬件描述語言出現(xiàn)。但最強有力的競爭者是 VHDL 和 Verilog。就硬件所涉及的基本原理和表現(xiàn)方法來說，兩者具有類似的 特點和靈活性。如前所述，兩者都是國際標(biāo)準(zhǔn)。這意味著語言都是標(biāo)準(zhǔn)化的，不會為任何公司和組織所單獨控制。每種語言又都有其自己的特點和應(yīng)用領(lǐng)域。描述抽象的特性方面兩者性能都很好，但在對硬件具體結(jié)構(gòu)描述時會出現(xiàn)不同。由于含有 PLI，Verilog 作結(jié)構(gòu)描述比較容易。PLI 即編程語言接口，它是一組能幫助進行仿真的 C 語言接口。PLI 能夠用于延遲時間計算，測試布線過程等等工作。PLI 在 HDL 中的作用與編程語言中 API 的作用相同。VHDL的程序則能夠被編譯（如果是多層板，分別作為獨立單元進行編譯） 。而大多數(shù) Verilog 程序仍然是解釋型的。當(dāng)前，僅有少數(shù)幾種為特殊目標(biāo)而單 獨放入編譯器。由于 VHDL 支持線路板的原理圖，所以程序在放置相關(guān)函數(shù)或過程到電路板及在希望使用的設(shè)計項目中使用線路板時比較靈活。但在 Verilog 環(huán)境中，函數(shù)及過程必須放在單獨的頭文件中，并且象在 C 語言中一樣包含在模塊中。VHDL 超過 Verilog 的一個領(lǐng)域是過程的并發(fā)處理方 式。這在 Verilog 中是作不到的。VHDL 是對環(huán)境不敏感和自由格式語言。在以用戶為基礎(chǔ)的項目方面 Verilog 具有較高的能力，因為 Verilog 具有比 VHDL 更多的實用工具。 QUARTUS Ⅱ的簡介Altera 公司的可編程邏輯器件開發(fā)軟件 Quartus II 支持原理圖，VHDL 語言，Verilog HDL 語言，并用 AHDL（Altera 的硬件描述語言）等多種設(shè)計形式，內(nèi)嵌入自己的模擬器，你可以完成從輸入設(shè)計到硬件配置這樣一個完整的 PLD 的設(shè)計過程?！inux 和 Unix 以及 XP 操作系統(tǒng)都可以運行 Quartus II，可以使用 Tcl 腳本完成設(shè)計過程中，也提供了一個圖形用戶界面設(shè)計。具有運行速度快，界面是統(tǒng)一的