數(shù)字電子技術(shù)之可編程邏輯器件培訓(xùn)課件(編輯修改稿)
2025-01-19 15:59 本頁面
【文章內(nèi)容簡介】 L的幾種輸出電路結(jié)構(gòu)PAL的輸出結(jié)構(gòu)（ 1）－－專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)的輸出端只能用作輸出使用。PAL的輸出結(jié)構(gòu)（ 2）－－ 可編程 輸入 /輸出結(jié)構(gòu) 該結(jié)構(gòu) PAL的輸出端是一個可編程控制的三態(tài)緩沖器，同時可以做輸入端使用。PAL的輸出結(jié)構(gòu)（ 3）－－寄存器輸出結(jié)構(gòu) 利用寄存器輸出結(jié)構(gòu)不僅可以存儲 與－或 邏輯陣列輸出的狀態(tài)，而且能很方便地組成各種時序邏輯電路。PAL的輸出結(jié)構(gòu)（ 4）－－異或輸出結(jié)構(gòu) 利用異或輸出結(jié)構(gòu)不僅便于對 與－或 邏輯陣列輸出的函數(shù)求反，還可以實現(xiàn)寄存器的保持操作。PAL的輸出結(jié)構(gòu)（ 5）－－運算選通反饋結(jié)構(gòu)利用該結(jié)構(gòu)可以產(chǎn)生多種算術(shù)、邏輯運算。PAL的應(yīng)用（ 1）－－設(shè)計組合邏輯電路 （例 ）PAL的應(yīng)用（ 2）－－設(shè)計時序邏輯電路 （例 ）PAL的應(yīng)用：uGAL采用電可擦除的 CMOS工藝制作，可以用電壓信號擦除并可重新編程。uGAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元 OLMC（ Output Logic Macro Cell）。u通過編程可將 OLMC設(shè)置成不同的工作狀態(tài)，這樣就可以用同一種型號的 GAL器件實現(xiàn) PAL器件所有的各種輸出電路工作模式，從而增強了器件的通用性。uGAL16V8的電路結(jié)構(gòu)圖 通用陣列邏輯 （ GAL） GAL的基本電路結(jié)構(gòu)及特點GAL16V8I0/CLK I1 I2 I3 I4 I5 I6 I7 I8 GNDVCC F7 F6 F5 F4 F3 F2 F1 F0 I9/OE20 1110129腳輸入（固定）1腳時鐘（可定義成輸入）11腳 輸出使能（可定義成輸入）1219腳輸出（也可定義成輸入）I/O O I/OGAL16V8的引腳圖： 輸出邏輯宏單元 (OLMC) (1) OLMC的結(jié)構(gòu) 圖 930 OLMC的內(nèi)部結(jié)構(gòu) ?一個或門：實現(xiàn)或邏輯，是或陣列中的一員； ?一個 DFF：實現(xiàn)時序邏輯； ? 四個數(shù)據(jù)選擇器：實現(xiàn)模式控制； (由 AC0和 AC1(n)編程控制 ) ? 門電路：輔助功能。 OLMC的結(jié)構(gòu)控制字 總控制 屏蔽不用乘積項極性控制?當(dāng) SYN=1時， 8個單元都是組合型；?當(dāng) SYN=0時，允許每個單元自定義為組合型或寄存器型 (由 AC0、 AC1(n)確定 )； 每個 OLMC包含或門陣列中的一個或門。一個或門有 8 個輸入端，和來自與陣列的 8 個乘積項 (PT)相對應(yīng)。其中 7 個直接相連，第一個乘積項 (圖中最上邊的一項 )經(jīng) PTMUX相連或門輸出為有關(guān)乘積項之和。 ? 異或門的作用是選擇輸出信號的極性。當(dāng) XOR(n)為 1時， 異或門起反相器作用，否則起同相器作用。 XOR(n)是控制字中的一位， n為引腳號。 ? D觸發(fā)器 (寄存器 )對異或門的輸出狀態(tài)起記憶 (存儲 )作用，使 GAL適用于時序邏輯電路。 ? 4個多路開關(guān) (MUX)在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的組態(tài)。 PTMUX是乘積項選擇器，在 AC1(n)AC0控制下選擇第一乘積項或地 (0)送至或門輸入端。 ? OMUX是輸出類型選擇器，在 AC1(n)+AC0控制下選擇組合型 (異或門輸出 )或寄存型 (經(jīng) D觸發(fā)器存儲后輸出 )邏輯運算結(jié)果送到輸出緩沖器。 ? TSMUX是三態(tài)緩沖器的使能信號選擇器，在 AC1(n)和AC1控制下從 UCC、地、 OE或第一乘積項中選擇 1 個作為輸出緩沖器的使能信號。 ? FMUX是反饋源選擇器。在 AC1(n)、 AC0控制下選擇 D觸發(fā)器的 Q、本級 OLMC輸出、鄰級 OLMC的輸出或地電平作為反饋源送回與陣列作為輸入信號。
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