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正文內(nèi)容

實(shí)驗(yàn)一-組合邏輯電路實(shí)驗(yàn)(編輯修改稿)

2025-08-31 15:40 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 00 1 1 10 1 1 0A A A A 3 2 1 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 101234567890AYaYbYcYdYeYfYgA3A2A1A0L TR B IB I / R B O74LS48( 3) MSI 7段顯示譯碼器 74LS48邏輯功能簡(jiǎn)介 為燈測(cè)試輸入。只要 , ,無(wú)論 輸入為何種狀態(tài),輸出均為高電平。 LT 0LT ? 1BI? / 是雙重功能端口, 為滅燈輸入, 為滅零輸出。只要 , , 輸出 均為低電平, BI ORB3 2 1 0A A A A0BI ? ~agYY 共陰極數(shù)碼管 7段全熄滅。 數(shù)碼管 7段全亮顯示 8。 IRB0RBI ? 3 2 1 0 0000A A A A ?, 為滅零輸入。是專(zhuān)為多位數(shù)字顯示時(shí)滅掉不需要顯示的 0而設(shè)定的,在譯碼工作情況下,當(dāng) , 時(shí),共陰極數(shù)碼管應(yīng)顯示的 0被消隱。 1 1 0 0 0 0 1 1 1 1 1 1 1 0R B OB IYaYbYcYdYeYfYgA3A2A1A0R B IL T輸 入 輸 出1 0 0 0 1 1 0 1 1 0 0 0 01 0 0 1 0 1 1 1 0 1 1 0 11 0 0 1 1 1 1 1 1 1 0 0 11 0 1 0 0 1 0 1 1 0 0 1 11 0 1 0 1 1 1 0 1 1 0 1 1
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