模擬電子組合邏輯電路(編輯修改稿)
2025-01-20 14:46 本頁面
【文章內(nèi)容簡介】 譯碼器實(shí)現(xiàn)組合邏輯函數(shù) (二 ) 用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù) 由于 二進(jìn)制譯碼器的輸出端能提供輸入變量的全部最小項(xiàng)，而任何組合邏輯函數(shù)都可以變換為最小項(xiàng)之和 的標(biāo)準(zhǔn)式，因此 用二進(jìn)制譯碼器和門電路可實(shí)現(xiàn)任何組合邏輯函數(shù)。 當(dāng)譯碼器輸出 低電平有效時(shí)，多選用與非門； 譯碼器輸出 高電平有效時(shí)，多選用或門。 組合邏輯電路由于有 A、 B、 C 三個(gè)變量 ，故選用 3 線 8 線 譯碼器。 解： (1) 根據(jù)邏輯函數(shù)選擇譯碼器[例 ] 試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù)選用 3 線 8 線 譯碼器 CT74LS138， 并令 A2 = A， A1 = B， A0 = C。(2) 將函數(shù)式變換為標(biāo)準(zhǔn)與 或式(3)根據(jù)譯碼器的輸出有效電平確定需用的門電路 組合邏輯電路ABCYY1Y0 Y3Y4Y2 Y5Y6Y71STASTBSTCA0 A1 A2CT74LS138(4)畫連線圖CT74LS138 輸出低電平有效 ， ， i = 0 ~ 7因此，將 Y 函數(shù)式變換為采用 5 輸入 與非門 ，其輸入取自 Y Y Y Y6 和 Y7 。 組合邏輯電路[例 ] 試用譯碼器實(shí)現(xiàn)全加器。解： (1)分析設(shè)計(jì)要求，列出真值表設(shè)被加數(shù)為 Ai ，加數(shù)為 Bi ，低位進(jìn)位數(shù)為 Ci1 。輸出本位和為 Si ，向高位的進(jìn)位數(shù)為 Ci 。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi1BiAi輸 出輸 入(3)選擇譯碼器選用 3 線 – 8 線 譯碼器 CT74LS138。并令 A2 = Ai， A1 = Bi， A0 = Ci1。(2)根據(jù)真值表寫函數(shù)式 組合邏輯電路Y1Y0 Y3Y4Y2 Y5Y6Y71STASTBSTCAiSiCi1A0 A1 A2CT74LS138CiBi(4)根據(jù)譯碼器的輸出有效電平確定需用的門電路(5)畫連線圖CT74LS138 輸出低電平有效 ， ， i = 0 ~ 7因此，將函數(shù)式變換為 組合邏輯電路CT74LS138(1)A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31 ( 三 ) 譯碼器的擴(kuò)展 低位片高位片 (三 )譯碼器的擴(kuò)展 例如 兩片 CT74LS138 組成的 4 線 – 16 線 譯碼器。16 個(gè)譯碼輸出端 4 位二進(jìn)制碼輸入端 低 3 位碼從各譯碼器的碼輸入端輸入?！ 「呶淮a A3 與高位片 STA 端和低位片 STB 端相連，因此 ， A3 = 0 時(shí)低位片工作， A3 = 1 時(shí)高位片工作。 STA不用，應(yīng)接有效電平 1 。 作 4 線 – 16 線譯碼器使能端，低電平有效。 組合邏輯電路CT74LS138 組成的 4 線 – 16 線 譯碼器工作原理 E = 1 時(shí)，兩個(gè)譯碼器都不工作，輸出 Y0 ~ Y15 都
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