【文章內(nèi)容簡介】 al strobe : std_logic。 begin process (sysreset,reset0,on_off0) begin if (sysreset=’ 1’ or reset0 = ’ 1’ ) then strobe = ‘ 0’。 elsif (on_off0’ event and on_off0 = ’ 1’ ) then strobe = not strobe。 end if。 end process。 enable = strobe。 end rtl。 圖 控制模塊 仿真波形 跑表計時模塊 跑表計時模塊主要就是面對跑表的計時工作，由系統(tǒng)分頻來支配計時的工作，由控制電路的信號來安排跑表。計時模塊有八個部分組成，它們分別是：小時十位信號、小時各位信號、分十位、分個位、秒十位、秒個位、秒 、秒 信號組成的。 它是講 1個三進制計數(shù)器、 5 個十進制和 2 個六進制的計數(shù)器串連在一起的，從而 15 來實現(xiàn)這個跑表計時模塊的功能效果。由以上條件和功能形成的跑表的計時模塊的結(jié)構(gòu)框圖如 所示。 下面我們就要用源代碼來描述一下三進制的、六進制的和十進制的計數(shù) 器。 源代碼 5 library ieee。 use 。 use 。 use 。 entity count10 is port ( reset : in std_logic。 enable : in std_logic。 clk : in std_logic。 cout : out std_logic。 q : out std_logic_vector(3 downto 0))。 end count10。 architecture rtl of count10 is signal q_tmp : std_logic_vector(3 downto 0)。 begin process(clk) begin if (clk’ event and clk =’ 1’ ) then if (reset = ’ 1’ ) then q_tmp = (others = ‘ 0’ )。 elsif (enable =’ 1’ ) then if (q_tmp =” 1001” ) then q_tmp = (others = ‘ 0’ )。 else q_tmp = q_tmp+1。 end if。 end if。 16 end if。 q = q_tmp。 end process。 cout = ‘ 1’ when q_tmp =” 1001” and enable =’ 1’ else ‘ 0’ 。 end rtl。 圖 跑表計時模塊的結(jié)構(gòu)框圖 在這些計時的 VHDL 語言描述中，用元件形式調(diào)用計數(shù)器。但跑表的計時模塊的 VHDL源代碼如下所示 圖 計時模塊 仿真波形 17 跑表顯示模塊 跑表的理論上已經(jīng)成立了，但要想供大家觀測吸入信息，所以還是需要八個七段的LED顯示數(shù)碼管來展現(xiàn)給大家信息。 跑表顯示模塊的結(jié)構(gòu)框圖 如圖 所示。 圖 跑表顯示模塊的結(jié)構(gòu)框圖 跑表的顯示模塊由 count位選擇電路、譯碼電路、位選擇譯碼四個電路部分組成。 下面就來描述一下顯示模塊的電路。首先描述的是八進制計數(shù)器 count8，這個八進制計數(shù)器沒有使能端口 enable 和進位輸出端口 cout，它的結(jié)構(gòu)與計數(shù)器的結(jié)構(gòu)基本上是相同的。它的電路 VHDL 語 言的描述如源代碼 6所示。 源代碼 6 library ieee。 use 。 use 。 use 。 entity count8 is port ( reset : in std_logic。 clk : in std_logic。 sel : out std_logic_vector(2 downto 0))。 end count8。 architecture rtl of count8 is signal sel_tmp : std_logic_vector(2 downto 0)。 18 begin process(clk) begin if (clk’ event and clk =’ 1’ ) then if (reset = ’ 1’ ) then sel_tmp = (others = ‘ 0’ )。 elsif (sel_tmp =” 111” ) then sel_tmp = (others = ‘ 0’ )。 else sel_tmp = sel_tmp+1。 end if。 end if。 sel = sel_tmp。 end process。 end rtl。 顯示位選的電路功能是根據(jù) count8 的輸出來表示的，可將他的信號傳輸?shù)揭粋€七段顯示數(shù)碼管的 choose 信號上。當輸出為 000 時，這里的選通信號就被翻譯成了 00000001了。具體的顯示位選的譯碼電路的 VHDL 的描述如下所示。 計時位選電路的輸出端口的計時數(shù)據(jù)的位數(shù)三種。分別是 2位的、 3位和 4 位的計時數(shù)據(jù)。 圖 segment信號與數(shù)碼管的關系 上面對的是數(shù)碼管其中一位的顯示模塊，它由七個塊組成的，每個位置都代表著一個信號由 0、 6來組成的信號體。 19 七段顯示譯碼電 路 VHDL 描述如源代碼 7所示。 源代碼 7 library ieee。 use 。 entity seg7 is port（ q : in std_logic_vector(3 downto 0)。 segment : out std_logic_vector(6 downto 0))。 end seg7。 architecture rtl of seg7 is begin process(q) begin case q is when “ 0000” = segment = “ 0111111” 。 when “ 0001” = segment = “ 0000110” 。 when “ 0010” = segment = “ 1011011” 。 when “ 0011” = segment = “ 1001111” 。 when “ 0100” = segment = “ 1100110” 。 when “ 0101” = segment = “ 1101101” 。 when “ 0110” = segment = “ 1111101” 。 when “ 0111” = segment = “ 0100111” 。 when “ 1000” = segment = “ 1111111” 。 when “ 1001” = segment = “ 1101111” 。 when others = segment = “ 00000000” 。 end case； end process； end rtl； 對跑表顯示模塊中的四個子電路描述以后，就可以進行跑表顯示模塊的總體功能描述了。 20 圖 顯示模塊 仿真波形 仿真結(jié)果 仿真步驟： (1)建立一個波形編輯文件： FileNEWWaveform Editor file； (2)鼠標指到左邊區(qū)域，左鍵 — 右鍵，選中； (3) List移動管腳 OK，把仿真用的管腳調(diào)出來； (4)設定參數(shù)： OptionsGrid size。FileEnd Time。ViewTime range； (5)給定輸入信號； (6)保存 .scf 文件； (7)MAX+PlusⅡ simulator。 仿真波形圖如圖 所示。 21 跑表的仿真波形 22 結(jié) 語 畢業(yè)設計就要結(jié)束了，在整個研究設計的過程中，我收獲了許多許多。剛開始做畢業(yè)設計的時候是激情澎湃，把 畢業(yè)設計想的很簡單，以為跟以往的課程設計一樣，隨便寫寫就完事了，還準備速戰(zhàn)速決解決掉論文。但是，剛開始做的時候就發(fā)現(xiàn)原來搞一項研究并不像想象的那樣簡單。剛開始做的時候就發(fā)現(xiàn)自己的知識漏洞好多，僅僅靠專業(yè)課本知識解決不了問題的，在著手之前還必須學習相關的知識。在硬件調(diào)試過程中，總是出現(xiàn)大量莫名其妙的錯誤和警告，有的要花費好長時間才能分析出來問題所在，還要去結(jié)合相關的知識去調(diào)試修改。當然，當看到自己所設計的跑表在精確地計時的時候還是很有成就感還是很欣慰的。 總之，本次畢業(yè)設計后讓我真正體驗到了科學研究中那 種一絲不茍的嚴謹工作態(tài)度，使我掌握了對 VHDL 硬件描述語言的熟練運用， 培養(yǎng)了我采用理論聯(lián)系實際的策略方法，提高了分析、解決計算機技術(shù)的實際問題的獨立工作能力，能對數(shù)字跑表進行擴展， 了解了科學研究與系統(tǒng)開發(fā)的整體分析的步驟，并能更熟練地運用 MAX+plus Ⅱ 平臺對設計進行 編譯、仿真 ，以及 選用 器件，完成 系統(tǒng)的功能。通過本次設計，也使我的專業(yè)知識得到拓展，科研的素質(zhì)得到提升，這些都將對我以后的學習和工作以及研究有很大的幫助。 23 致 謝 畢業(yè)設計 任務 已經(jīng)接近 了 尾聲， 這也標志著 大學生活將 要畫上 了句號 。 在這段時間里 ，我一直在老師的指導下從事 畢業(yè)設計的 學習和研究。 經(jīng)過一學期的辛勤努力，此次的畢業(yè)設計也到了收尾的階段，畢業(yè)設計的成果是用來檢驗一個本科生的大學期間學習到的知識水平，由于經(jīng)驗的不足，在做畢業(yè)設計的時候總會有一些考慮不到的地方，所以如果沒有指導老師的指點和傳授經(jīng)驗，以及在同一時間做設計的同學們的幫助，想去很好的完成本次畢業(yè)設計是困難的。 在這里首先要感謝趙老師。雖然老師代的課程較多，工作較忙，但作為我的指導老師在做設計的過程中，包括從最開始查閱什么參考資料，到開始擬定畢業(yè)設計題目，然后編寫開題報告和論文草稿的確定，以及后期詳細設計過程等丁老師都給予了我嚴謹細心的指點。并且在設計中有我不太懂不太會的地方，丁老師都會不厭其煩的指導我學習，認真糾正其中每個不該有的錯誤。 其次還要感激在學校學習期間所有教導老師，認真負責的教導我們，讓我們打下堅實的專業(yè)知識基礎。同時還要感謝身邊互幫互助一起努力的同學，正是你們的鼓勵才能讓我在繁雜的設計上堅持到底，并且最終順利的做完本次畢業(yè)設計。 還要 感謝 在大學里的 各位傳道授業(yè)解惑的老師 們 ，使我掌握了扎實的基礎知識和技能，這為畢業(yè)設計的完成奠 定了堅實的理論基礎。 感謝本次和我一起認真做畢業(yè)設計的同學們，與他們的交流，不僅讓我學到了有關專業(yè)方面的許多知識，而且也從他們身上學到了許多優(yōu)秀的品質(zhì)。 感謝和我一起生活的室友，正是因為有了 他 們的支持和鼓勵，才 讓我 的生活 充滿快樂與溫馨 。 再次 向 身邊所有的同學、朋友、老師 表示衷心的感謝！最后感謝我的母校安陽工學院這兩年來的全力培養(yǎng)。 24 參考文獻 [1]姜立東 編著 . VHDL語言程序設計及應用 . 北京：郵電大學出版社， 2020. [2]王志鵬 編著 .可編程邏輯器件開發(fā)器件 MAX+plusⅡ . 北京：國防工業(yè) 出版社， 2020. [3]姜雪松 ,吳鈺淳 ,王鷹 編著 . VHDL設計實例與仿真 . 北京：機械工業(yè)出版社， 2020. [4]廖裕評 編著 .使用 MAX+plusⅡ入門篇 . 天津：天津大學出版社， 2020. [5]孟慶海，