【正文】 vector(2 downto 0)。 elsif ( count = “11” ) then count = ( others = ‘ 0’ )。 clk : in std_logic。 clk0 = clk0_tmp。 else q_tmp = q_tmp+1。 q : out std_logic_vector(1 downto 0))。 use 。 clk : in std_logic。 signal co1,co2, co3,co4 :std_logic。 use 。 sel : out std_logic_vector(2 downto 0))。 ponent seg7 is port（ q : in std_logic_vector(3 downto 0)。 sec01 : in std_logic_vector(3 downto 0)。 segment : out std_logic_vector(6 downto 0))。 35 end rtl。 clk : in std_logic。 sec001 : out std_logic_vector(3 downto 0))。 end rtl。 entity count3 is port ( reset : in std_logic。 end count6。 signal clk0_tmp : std_logic。 use 。 clk_div : out std_logic)。 signal enable : std_logic。 clk : in std_logic。 enable : out std_logic)。 24 參考文獻(xiàn) [1]姜立東 編著 . VHDL語言程序設(shè)計及應(yīng)用 . 北京：郵電大學(xué)出版社， 2020. [2]王志鵬 編著 .可編程邏輯器件開發(fā)器件 MAX+plusⅡ . 北京：國防工業(yè) 出版社， 2020. [3]姜雪松 ,吳鈺淳 ,王鷹 編著 . VHDL設(shè)計實例與仿真 . 北京：機(jī)械工業(yè)出版社， 2020. [4]廖裕評 編著 .使用 MAX+plusⅡ入門篇 . 天津：天津大學(xué)出版社， 2020. [5]孟慶海，張洲 編著 . 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SL=9 SH=SH+1 MH=0， CN2=1 清零顯示 結(jié)束 Y Y Y N N SL=0 N 7 圖 分 計數(shù)進(jìn)程程序流程圖 頂層設(shè)計與 VHDL 源代碼 頂層實體設(shè)計及 VHDL 源代碼 在自頂向下的 VHDL 語言設(shè)計描述中，第一個應(yīng)該考慮的是描述頂層信號接口，如圖 所示。實體語句部分定義實體接口中的公共信息。 3 第二章 實驗的軟件環(huán)境 MAX+plusⅡ 軟件 本 軟件主要由層次顯示 器 、信息處理器、輸入編輯器、 設(shè)計 編譯器、設(shè)計校驗器和器件編程器 一起 構(gòu)成了一個完整獨立的 EDA 設(shè)計平臺。 MAX + plus Ⅱ 。 Abstract ......................................錯誤 !未定義書簽。 第二章 實驗的軟件環(huán)境 .........................錯誤 !未定義書簽。但一旦遇到了重要事情，一時的遺忘就會釀成大禍。 VHDL 語言 經(jīng)過多年的檢測與使用，最終工程師們吧ＶＨＤＬ定為 標(biāo)準(zhǔn)硬件描述語言。 方案比較： 相同點：這兩種方案的原理相似都分別由計數(shù)部分、顯示部分組成。 use 。 (4) 跑表計時模塊 由輸入的控制鍵和時鐘分頻模塊的參考，跑表就根據(jù)分頻數(shù)據(jù)在鍵輸入的命令下開始計時。 end keyin； architecture rtl of keyin is signal on_off_tmp1 ： std_logic； signal on_off_tmp2 ： std_logic； signal on_off_tmp3 ： std_logic； begin process(clk1) begin if ( clk1’ event and clk1 =’ 0’ ) then on_off_tmp2 = on_off_tmp1。 use 。 end if。 enable : out std_logic)。 use 。 end process。 sel : out std_logic_vector(2 downto 0))。 圖 segment信號與數(shù)碼管的關(guān)系 上面對的是數(shù)碼管其中一位的顯示模塊，它由七個塊組成的，每個位置都代表著一個信號由 0、 6來組成的信號體。 when “ 1001” = segment = “ 1101111” 。 在這段時間里 ，我一直在老師的指導(dǎo)下從事 畢業(yè)設(shè)計的 學(xué)習(xí)和研究。 reset0 : out std_logic。 clk0 : in std_logic。 sec10 : out std_logic_vector(2 downto 0)。 signal min : std_logic_vector(3 downto 0)。 else count = count +1。 clk0 :out std_logic。 clk1 = clk0_tmp and clk1_tmp。 end if。 end count3。 entity time_counter is port ( sysreset : in std_logic。 cout : out std_logic。 signal co5,co6, co7,co8 :std_logic。 entity display is port(sysreset : in std_logic。 end ponent。 segment : out std_logic_vector(6 downto 0))。 sec : in std_logic_vector(3 downto 0)。 choose : out std_logic_vector(7 downto 0)。 U7: count13 port map (reset_tmp, co7,clk0,co83,hr10)。 enable : in std_logic。 sec01 : out std_logic_vector(3 downto 0)。 cout = ‘ 1’ when q_tmp =” 10” and enable =’ 1’ else ‘ 0’ 。 use 。 q : out std_logic_vector(2 downto 0))。 end ponent。 library ieee。 reset : in std_logic。 signal clk1 : std_logic。 ponent display port ( sysreset : in std_logic。 on_off0 : in std_logic； clk0 : in std_logic。 再次 向 身邊所有的同學(xué)、朋友、老師 表示衷心的感謝！最后感謝我的母校安陽工學(xué)院這兩年來的全力培養(yǎng)。剛開始做的時候就發(fā)現(xiàn)自己的知識漏洞好多，僅僅靠專業(yè)課本知識解決不了問題的，在著手之前還必須學(xué)習(xí)相關(guān)的知識。 when “ 0011” = segment = “ 1001111” 。 end rtl。 源代碼 6 library ieee。 elsif (enable =’ 1’ ) then if (q_tmp =” 1001” ) then q_tmp = (others = ‘ 0’ )。計時模塊有八個部分組成，它們分別是：小時十位信號、小時各位信號、分十位、分個位、秒十位、秒個位、秒 、秒 信號組成的?？刂颇K的功能描述如源代碼 4所示。 else count = count +1。 圖 鍵入模塊 仿真波形 時鐘分頻模塊 分頻模塊的功能就是講一個整的時鐘信號進(jìn)行分割，分割成時鐘需要的那種頻率。 entity keyin is port ( reset : in std_logic。根據(jù)大部分資料的情況，本