【文章內容簡介】 帶 求 和 并 串 轉 換 串 并 轉 換 PN解擴 amp。 Walsh碼調制 PN碼延時 Walsh碼延時 全局時鐘 信息碼延時 注：信號（上圖未示出）為全局清零信號，當clk=0時，系統(tǒng)將重新啟動。 2.由于并串轉換和硬件特性引起的不同步問題,通過PN碼、WALSH碼和信息碼延時電路得到解決。 3. 為同或指示器,即將輸出信號與原始信息碼作比較。 為同或門， 為異或門。 9 （二） WALSH 碼調制與擴頻 在數(shù)字基帶系統(tǒng)中， Walsh碼調制可以簡單的用同或門來實現(xiàn) （詳見本論文附錄 C的 CDMA基帶收發(fā)系統(tǒng)―調制部分圖 4） 。而 PN擴頻則可通過簡單的異或門實現(xiàn)（詳見本論文附錄 C 的CDMA 基帶收發(fā)系統(tǒng)―調制部分 圖 3）。 （三） CDMA 基帶收發(fā)系統(tǒng)內部結構 CDMA 基帶收發(fā)系統(tǒng)內部結構框圖如圖 6 所示。從圖中可以看到整個 CDMA 基帶收發(fā)系統(tǒng) 中 4路信息的傳輸過程。在發(fā)送部分分別產(chǎn)生 4 路信息， Walsh 碼 和 PN 碼 ，并用 Walsh 碼 調制 4路信息， PN碼 擴頻，最后通過基帶求和，并串轉換發(fā)送出去。 四、 硬件 部分 本部分設計 主要由兩大部分組成，即 FPGA 與 A/D 轉換器。 FPGA 的主要功能是實現(xiàn) 4 路信息信號的擴頻、編碼調制 。 A/D 轉換器則是將 模擬信號轉換成數(shù)字信號。 本部分 的硬件原理圖參見圖 7。 FPGA(Field Programmable Gate Array)是近幾年出現(xiàn)的新型可編程邏輯器件 ,它不僅具有很高的速度和可靠性 ,而且具有用戶重復定義的邏輯功能 ,即具有可編程的特點。它的出現(xiàn)不僅使數(shù)字電路系統(tǒng)的設 計非常靈活 ,而且大大縮短了系統(tǒng)研制周期 ,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的種類。因此 ,利用 FPGA 器件設計本設計中的碼發(fā)生器和碼調制器，不僅使電路設計大大簡化 ,而且具有相當高的精度。 Altera 公司生產(chǎn)的 EPF10K 系列的 FPGA,具有規(guī)模覆蓋范圍廣、布線資源豐富、時間可預測性好的優(yōu)點 ,在數(shù)字通信系統(tǒng)設計中得到了廣泛的應用。考慮到方案的性價比以及將來的功能的增加 ,本方案的 FPGA選用 EPF10K10TC1444芯片 ,實現(xiàn)了系統(tǒng)的單片設計 ,從而大大減小電路的復雜度和體積。 ADC0809 是 CMOS 單片型逐 次逼近式 A／ D轉換器，它由 8 路模擬開關、地址鎖存與譯碼器、比較器、 8 位開關樹型 D／ A轉換器、逐次逼近寄存器、三態(tài)輸出鎖存器等其它一些電路組成。因此， ADC0809 可處理 8 路模擬量輸入，且有三態(tài)輸出能力，既可與各種微處理器相連，也可單獨工作。輸入輸出與 TTL 兼容。 ADC0809 的工作過程是：首先輸入 3位地址，并使 ALE=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通 8 路模擬輸入之一到比較器。 START 上升沿將逐次逼近寄存器復位。下降沿啟動 A／ D轉換，之后 EOC 輸出信號變低，指示轉換正在進行。直到 A／ D 轉換完 成， EOC 變?yōu)楦唠娖剑甘?A／ D 轉換結束，結果數(shù)據(jù)已存入鎖存器，這個信號可用作中斷申請。當 OE輸入高電平時，輸出三態(tài)門打開，轉換結果的數(shù)字量輸出到數(shù)據(jù)總線上。 最后 將 MAX+plusⅡ 軟件程序下載到 FPGA 中，實現(xiàn) CDMA 數(shù)字基帶收發(fā)系統(tǒng)中的 4 路信息信號的擴頻、編碼調制 。系統(tǒng)首先將模數(shù)（ A/D）轉換器轉換得 8位數(shù)字信號通過 Walsh 碼調制、PN 碼擴頻、基帶求和與并串轉換后發(fā)送出去，接收端通過相反的過程，解調出原數(shù)據(jù)信號，再通過數(shù)模（ D/A）轉換器，還原出原模擬信號。 10 C L K1 25C L K55I/O23I/O95G N D I O85I/O96I/O81CONF_DONE2D A T A 01 08DCLK107I N P U T1 26I N P U T1 24I N P U T54I N P U T56G N D I O40I/O101G N D I O15V C C I N T52V C C I N T6G N D I O66I/O10V C C I N T93G N D I O1 39G N D I O1 29I/O12G N D I N T84I/O20G N D I N T57I/O90I/O91G N D I N T58V C C I N T25I/O22I/O28I / O31I/O82I/O89I/O99G N D I O1 04I/O13I/O17I/O18I/O19I/O26I/O27I/O29I / O30I/O21I / O32I / O33I / O36I / O37I / O38I / O39I / O51I / O41I / O43I / O44I / O46I / O47I / O48I / O49I/O73I / O59I / O60I / O62I / O63I / O64I / O65I/O80I / O67I/O68I/O69I/O70I/O86I/O87I/O88I/O79I/O97I/O98I/O102I/O118I/O117I/O130I/O131I/O132I/O133I/O135I/O136I/O137I/O138I/O119I/O140I/O120I/O121I/O8CLKUSR7CS143D A T A 11 09D A T A 21 10D A T A 31 11D A T A 41 12D A T A 51 13D A T A 61 14D A T A 71 16DEV_CLRn122DEV_OE128INIT_DONE14I / O42I/O78nCS144nRS141nWS142RDYnBSY11MSEL077MSEL176nCE106nCEO3nCONFIG74nSTATUS35T C K1T D I1 05T D O4T M S34I/O9V C C I N T53I/O100I/O83V C C I N T75G N D I N T1 03G N D I O50G N D I N T16G N D I N T1 27V C C I O5V C C I O1 34V C C I O1 15V C C I O45V C C I O24V C C I N T1 23I/O72V C C I O94V C C I O61V C C I O71I/O92U1E P F 1 0 K 10 T C 14 4 4V C CT C K1GND2T D O3V C C4T M S5NC6NC7NC8T D I9GND10U2J A T GV C CD A T AD A T AV C CD A T A1D C L K2OE3n C S4GND5n C A S C6V C C7V C C8I C 8E P C 1 P C 8V C CV C C V C C12R21k12R31kNC1GND2OUT3V C C4X T A L 1*V C CV C C _I OC L K+ C7I N 026m s b 2 1212 220I N 1272 3192 418I N 2282 582 615I N 312 714l s b 2 817I N 42E O C7I N 53A D D A25I N 64A D D B24A D D C23I N 75A L E22r e f ( )16E N A B L E9S T A R T6r e f ( + )12C L O C K10I C 1A D C 08 0 9123I C 6 A7 4L S 3 2456I C 6 B7 4L S 3 21 2I C 7 A7 4L S 0 43 4I C 7 B7 4L S 0 4/ W R/ R D/ C S 0 80 9AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A0A1A2E O CC L O C KCLOCKR61 . 5 KR71KR1A2C3I C 5T L 4 3 1+ 12 VR W 12K基準 I1 23 45 67 89 1011 1213 1415 1617 1819 20J M P 1H E A D E R 1 0 X 2V C C/CS7524/WR/CS0809EOC12A?* 圖 7 硬件部分 PCB圖 五、 電路中 延遲帶來的問題和解決方案 1. 硬件延遲帶來的問題及解決方案 硬件不可避免的有延時問題。為了消除它帶來的影響，在編碼端，用時鐘的上升沿觸發(fā)，在解碼端用下降沿觸發(fā)。這是利用數(shù)字器件的觸發(fā)特性，使編碼時鐘相當于提前了半個時鐘。因此得以改善延時問題，提高通信質量 。 2. 串并變換帶來的延時及解決方案 系統(tǒng)設計中比較難的一點就是時延問題，因為在此實驗中要求 PN碼、 Walsh 碼與原輸入信號應該比較嚴格對齊，但是其中的一些時延又是不可避免的。硬件本身的時延比較小容易解決，但是串并變換時的時延是大于 1個 周期的，因為在并串變換中必須等到 3路信號的串序碼全部到來時才能完成串并變換。因為在解調時， PN碼、 Walsh 碼和輸入信號必須是一 一對應的，所以在實現(xiàn)時我們將 PN 碼、 Walsh 碼進行延時處理，將所有的碼字順序后延，使所有的信號及碼字重新－一一對應起來。在本系統(tǒng)中，為了驗證解出的碼字與原信號是否相符，我們將原信號作一定的延時，以有利于比較。在延時的實現(xiàn)中充分利用 VHDL 中 SIGNAL 的賦值特性（在賦值時都有一定的延時），可很容易實現(xiàn)碼字的順序后延。 六、 調試 軟件與硬件部分的設計完成以后，我開始進行調試。首先將 VHDL 語言程序通過下載線和電路板上的下載端口下載到 EPF10K10TC1444 芯片當中，然后開始一步一步針對各器件進行調試。 11 A/D 轉換器的調試過程為：首先輸入 3 位地址，并使 ALE=1，選通 8路模擬輸入之一到比較器，在輸出端接示波器，觀察結果。其他各元件測試過后，對整個系統(tǒng)作整體調試，在系統(tǒng)輸出端口接示波器觀察波形，直至波形與預期結果一致。 七、 結束語 CDMA(碼分多址接入技術 )為第三代移動通信技術的主流技術。 第三代移動通信系統(tǒng)以強大