基于eda技術(shù)的數(shù)字頻率計(jì)設(shè)計(jì)畢業(yè)論文(編輯修改稿)
2024-07-23 15:56 本頁面
【文章內(nèi)容簡介】 process(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi10 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=10 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。編譯成功后生成元件如圖36所示：圖36 11進(jìn)制計(jì)數(shù)器（3）D觸發(fā)器的設(shè)計(jì)其程序如下：library ieee。use 。entity reg_2 isport(clk,d:in std_logic。q:out std_logic)。end reg_2。architecture behav of reg_2 issignal q1:std_logic。begin process(clk)begin if clk39。event and clk=39。139。 then q1=d。end if。end process。q=q1。end behav。編譯成功后生成如圖37所示電路符號：圖37 D觸發(fā)器的電路符號將生成的75進(jìn)制計(jì)數(shù)器、11進(jìn)制計(jì)數(shù)器、10進(jìn)制計(jì)數(shù)器和非門按下圖連接來得到1S高電平門閘信號。圖38 1S高電平門閘信號原理圖將其電路圖進(jìn)行仿真，其仿真波形如下：圖39對照其仿真波形，其輸出門閘信號高電平為1S，符合設(shè)計(jì)，將其電路生成如下元件圖，以便頂層調(diào)用。圖310 門閘信號高電平為1S的電路符號3．2．2控制信號發(fā)生器模塊該模塊主要根據(jù)輸入高電平的1S閘門信號，產(chǎn)生計(jì)數(shù)允許信號EN，該信號的高電平的持續(xù)時間即計(jì)數(shù)允許時間，與輸入的門閘控制時鐘脈沖周期相同；產(chǎn)生清零信號RST，在計(jì)數(shù)使能前對計(jì)數(shù)器先清零；產(chǎn)生存儲信號LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。為了產(chǎn)生清零信號RST，使能信EN和存儲信號LOAD。不失一般性，控制信號發(fā)生器用74161構(gòu)成4分頻計(jì)數(shù)器，用一個與非門，一個或非門和一個異或門實(shí)現(xiàn)3種譯碼狀態(tài)，與閘門模塊按圖311連接。圖311 控制信號發(fā)生器原理圖編譯成功后進(jìn)行仿真，其仿真波形如下：圖312 控制信號發(fā)生器仿真波形圖該功能正確無誤后生成的元件符號圖如圖313所示。圖313 控制信號發(fā)生器的電路符號 分頻模塊的設(shè)計(jì)當(dāng)被測頻率超出量程時，設(shè)計(jì)分頻模塊對被測頻率進(jìn)行分頻衰減，單位上升，從而擴(kuò)大測量頻率的范圍。（1）四選一數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器的程序如下：library ieee。use 。use 。entity si_xuan_1 isport(a,b,c1,c2,c3,c4:in std_logic。y:out std_logic)。end si_xuan_1。architecture behav of si_xuan_1 issignal x:std_logic_vector(1 downto 0)。beginprocess(a,b)beginx=bamp。a。case x iswhen00= y=c1。when01= y=c2。when10= y=c3。when11= y=c4。when others=null。end case。 end process。end behav。編譯成功后進(jìn)行仿真，其仿真波形如圖314：圖314四選一數(shù)據(jù)選擇器仿真波形其仿真波形真確無誤后生成元件符號圖如下圖所示。圖315 四選一數(shù)據(jù)選擇器的電路符號2)分頻電路的設(shè)計(jì)將生成的四選一數(shù)據(jù)選擇、74139譯碼器、D觸發(fā)器和3個十進(jìn)制計(jì)數(shù)器按圖316連接。圖316 分頻電路原理圖編譯成功后進(jìn)行仿真，起仿真波形如圖317所示：圖317 分頻電路的仿真波形圖如圖318所示，此電路圖實(shí)現(xiàn)了將被測信號進(jìn)行分頻功能，通過四選一數(shù)據(jù)選擇器的控制按不同的BA二進(jìn)制數(shù)值時輸出被測信號的1分頻、10分頻、100分頻、1000分頻，通過二四譯碼器按不同的BA二進(jìn)制數(shù)值時輸出四個檔次p0、ppp3,分別代表1hz、10hz、100hz、1000hz為單位，其功能正確無誤后生成可調(diào)用的元件圖如下：圖318 分頻電路的電路符號 譯碼模塊設(shè)計(jì)譯碼模塊是對計(jì)數(shù)出的數(shù)進(jìn)行譯碼顯示出來，該部分由寄存器、動態(tài)掃描電路和譯碼驅(qū)動電路組成。1）寄存器設(shè)計(jì)寄存器是在計(jì)數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測量值保存起來，這樣在計(jì)數(shù)過程中可不必一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進(jìn)行更新，其輸出將作為動態(tài)掃描電路的輸入。4位寄存器的VHDL源程序如下。library ieee。use 。entity reg_4 isport(load:in std_logic。din:in std_logic_vector(3 downto 0)。dout:out std_logic_vector(3 downto 0))。end reg_4。architecture behav of reg_4 isbegin process(din)begin if load’event and load=39。139。 then dout=din。end if。end process。end behav。在源程序中LOAD 是鎖存信號，上升沿觸發(fā)；din[3..0]是寄存器輸入；dout[3..0]是寄存器輸出。編譯仿真后生成元件圖如圖319所示，以便頂層模塊的調(diào)用。圖319 寄存器2）動態(tài)掃描電路本設(shè)計(jì)采用掃描方式來實(shí)現(xiàn)LED數(shù)碼管動態(tài)顯示，控制好數(shù)碼管之間的延遲時間相當(dāng)重要。根據(jù)人眼視覺暫留原理，LED數(shù)碼管每秒導(dǎo)通16次以上，人眼就無法LED數(shù)碼管短暫的不亮，認(rèn)為是一直點(diǎn)亮的（其實(shí)LED數(shù)碼管是以一定頻率在閃動的）。但是，延時（導(dǎo)通頻率）也不是越小越好，因?yàn)長ED數(shù)碼管達(dá)到一定亮度需要一定時間。如果延時控制的不好則會出現(xiàn)閃動，或者亮度不夠，根據(jù)經(jīng)驗(yàn)。另外，顯
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