基于fpga的通用可控分頻器的設(shè)計(編輯修改稿)
2025-07-17 12:31 本頁面
【文章內(nèi)容簡介】 ，被分頻的時鐘頻率為1MHZ。由于硬件會產(chǎn)生時間延時，頻率大到一定程度時輸出的波形會有失真情況。對于奇數(shù)50%占空比分頻，軟件處理需要對待分頻時鐘上升沿和下降沿分別進行 N/(2N+1)分頻，然后將兩個分頻所得的時鐘信號相或，這樣輸出的波形有可能會出現(xiàn)毛刺現(xiàn)象。根據(jù)上面的分析，系統(tǒng)結(jié)構(gòu)模塊有：固定數(shù)值分頻模塊，按鍵和顯示模塊，兩個占空比和分頻系數(shù)可控分頻模塊。： 系統(tǒng)結(jié)構(gòu)固定數(shù)值分頻模塊將FPGA上的25MHZ時鐘頻率分別進行25分頻和25000000分頻得到1MHZ和1HZ時鐘頻率，其中1HZ作為按鍵的控制頻率，1MHZ作為可控分頻模塊的輸入頻率。也就是說本系統(tǒng)是對1MHZ時鐘頻率進行分頻，在實際中我們可以根據(jù)我們的需要改變分頻系數(shù)從而對其他時鐘頻率進行分頻。對于按鍵的控制頻率，1HZ的輸入可以使我們按住按鍵時1秒鐘改變一次數(shù)值，及進行一次加1操作。： 固定數(shù)值分頻該模塊的輸入為8個按鍵，其中2個按鍵為撥碼開關(guān)，分別為復(fù)位按鍵和使能輸出按鍵，當(dāng)rst=1，及該按鍵按下時系統(tǒng)復(fù)位；當(dāng)en=0，及該按鍵沒按下時，按鍵的鍵值輸出，en=1時為計數(shù)處理階段。Key_fre[3..0]為設(shè)置分頻系數(shù)的4個按鍵，輸出的鍵值為0到9999。Key_ph[1..0]為設(shè)置占空比的2個按鍵，輸出的鍵值為0到99。out_fre為按鍵的鍵值輸入給可控分頻模塊以達到2到9999任意整數(shù)分頻，out_cycle為按鍵的鍵值輸入給可控分頻模塊以達到占空比1%到99%可調(diào)。該模塊的輸出為6個數(shù)碼管，其中4個顯示分頻系數(shù)，2個顯示占空比。系統(tǒng)分頻后的頻率和波形在示波器上顯示。 按鍵和顯示由于50%奇數(shù)分頻處理起來比其他整數(shù)分頻麻煩，所以將其作為單獨分頻模塊進行處理，而偶數(shù)任意占空比分頻和非50%奇數(shù)分頻作為令一個分頻模塊進行處理。50%奇數(shù)分頻的分頻時鐘為1MHZ， 其中fre_in1和cycle_in1為按鍵鍵值，這樣就達到了分頻系數(shù)和占空比可控的目的。50%： 50%奇數(shù)分頻模塊非50%奇數(shù)和任意占空比偶數(shù)分頻模塊的分頻時鐘也為1MHZ，其中fre_in 和 cycle_in為按鍵鍵值，這樣也達到了分頻系數(shù)和占空比可控的目的。非50%： 非50%奇數(shù)和任意占空比偶數(shù)分頻 可控分頻的實現(xiàn)可控分頻系統(tǒng)是由硬件描述語言VHDL 來描述實現(xiàn)的。其系統(tǒng)的各個模塊的VHDL程序見附錄Ⅱ。由上面的系統(tǒng)結(jié)構(gòu)圖可以看出，將各個模塊連接起來得到整個的可控分頻軟件工作過程。第5章 軟硬件的系統(tǒng)測試把寫好的VHDL程序進行引腳鎖定，綜合，適配，編程下載，調(diào)試。將FPGA模塊、顯示模塊、按鍵及電源模塊連接好，被分頻的時鐘頻率fpga內(nèi)部時鐘進行分頻提供，然后通過JTAG下載模式在線將生成的配置文件寫入芯片中。通過不斷的反復(fù)調(diào)試，修改，最終完成本項方案設(shè)計。軟硬件的系統(tǒng)數(shù)據(jù)測試結(jié)果如附錄Ⅰ。結(jié)論 FPGA 最大的特點就是比較靈活，它可以實現(xiàn)你所需要的任何數(shù)字電路，同時也可以制定出各種電路，這樣就大大減少了受制于專用芯片的束縛，真正達到了為自己的產(chǎn)品量身定做。FPGA在設(shè)計過程中可以靈活的更改，并且它強大的邏輯資源和寄存器資源可以讓你輕松的去發(fā)揮設(shè)計理念，硬件實現(xiàn)的方式可以應(yīng)對設(shè)計中大量的高速電子線路設(shè)計需求。在此基礎(chǔ)上，我們完全可以不必修改硬件電路，直接通過修改VHDL 源程序，來增加一些新功能，滿足不同用戶的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。 該可控分頻系統(tǒng)的設(shè)計過程中，出現(xiàn)的比較麻煩的問題就是利用VHDL語言編寫按鍵模塊時，數(shù)據(jù)類型跟算數(shù)運算出現(xiàn)沖突，本身VHDL語言進行乘除運算時限制比較多。我一開始按鍵數(shù)據(jù)類型設(shè)置為進制數(shù)，這樣需調(diào)用quartusII本身的乘除模塊才能實現(xiàn)乘除運算，但沒有達到按鍵模塊所要實現(xiàn)的功能。在這問題上浪費了很多時間，最后只有通過改變所以模塊上的數(shù)據(jù)類型，將其改為整型才順利的完成了所要達到的功能。該分頻器存在著很多不足之處，主要表現(xiàn)在兩方面。第一，它不能完成小數(shù)分頻，對于一些精度要求比較高的場合，提供不了所需要的時鐘頻率。第二，由于硬件的限制以及個人能力有限，最大分頻系數(shù)只能到達9999，很多場合也得不到所需的時鐘頻率。參考文獻[1] ／TPGA的開發(fā)與應(yīng)用[M]. 北京:電于工業(yè)出版社,2002.[2] 潘松,黃繼業(yè). EDA技術(shù)實用教程（第三版）[M].北京:科學(xué)出版社,2006. [3] 吳玉呂,胡水強,[L].世界電子元器件,2007(03).[4] 汪虹,[J]..[5] 張靜亞. FPGA系統(tǒng)設(shè)計中資源分配的分析和研究 [J]. 信息化研究 ,2009,35(3): 37239.致謝 在本次設(shè)計中我的指導(dǎo)老師曾老師給予了我很大的幫助，他為我們提供了很好的實驗環(huán)境和我們所需的各種器件。在此期間他嚴格要求我們，他那兢兢業(yè)業(yè)的工作精神和踏實真誠的處事態(tài)度也使我產(chǎn)生了很大的動力。在這里我要向曾老師表達最衷心的感謝。同時我也要感謝我的同學(xué)，正是他們平時的幫助和鼓勵，讓我遇到困難時總是能比較快的解決，最終順利完成本次設(shè)計。The general controllable points based on FPGA design of frequency deviceInstitute of Physics and Information EngineeringElectronic Information Science and Technology070303018 WenCai Li Lecturer YongXi Zeng【 abstract 】 introduces general controllable points based on FPGA frequency inverter working principle and design process. According to the theory, we use separate frequency technology of Al
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號-1