【文章內容簡介】 對其編程。 第 3 頁 西華大學 課程 設計說明書 2 智力搶答器設計方案 Verilog HDL 的設計流程 1）文本編輯：用任何文本編輯器都可以進行，也可以用專用的 HDL 編輯環(huán)境。通常 Verilog HDL 文件保存 為 .v 文件。 2） 功能仿真：將文件調入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只有在布線完成之后，才進行時序仿真）。 3）邏輯綜合：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。邏輯綜合軟件會生成 .edf（ EDIF） 的 EDA 工業(yè)標準文件。（最好不用 MAX+PLUS II 進行綜合，因為只支持 VHDL/Verilog HDL 的子集） 4）布局布線：將 .edf 文件調入 PLD 廠家提供的軟件中進行布線，即把設計好的邏輯安放到 CPLD/FPGA 內 。 5）時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序（也叫后仿真）。 搶答器 系 統(tǒng)設計 方案 根據(jù)系 統(tǒng)設計 要求可知，系 統(tǒng) 的 輸 入信 號 有：各 組 的 搶 答按 鈕 4，系 統(tǒng)清 零信號 CLR，系 統(tǒng)時鐘 信 CLK， 計 分 復 位端 RST，加分按 鈕 端 ADD， 計時預 置控制端 LDN， 計時 使能端 EN， 計時預 置 數(shù) 據(jù) 調 整按 鈕 TA、 TB；系 統(tǒng) 的 輸 出信 號 有：四 個組搶 答成功 與 否的指示燈控制信 號輸 出口 LEDA、 LEDB、 LEDC、 LEDD，四 個組搶 答 時 的 計時數(shù)碼顯 示控制信 號 若干， 搶答成功 組別顯 示的控制信 號 若干 ，各 組計 分 動態(tài)顯 示的控制信 號 若干。本系 統(tǒng)應 具有的功能有：第一 搶 答信 號 的 鑒別 和 鎖 存功能； 數(shù)碼管顯示；計分控制和倒計時功能。 搶答器程序工作流程 搶答器的工作流程如下： 如果參賽者在搶答器使能信號 EN 有效前按下?lián)尨鸢粹o，報警信號 FALSE[3...0]的對應位輸出高電平以示警告；當 EN 使能信號有效時，搶答器開始正常工作，將報警信號 FALSE 清零，四位搶答者誰先按下?lián)尨鸢粹o，則搶答成功，對應的顯示 LED 燈亮起，并通過顯示電路模塊顯示其參賽編號。搶答成功的選手進入答題階段，計時顯示器從初始設定值開始以秒為單位倒計時，計數(shù)至 0 時，停止計數(shù)，揚聲器發(fā)出超時報警信號，以中止繼續(xù)回答問題；當主持人給出倒計時計數(shù)禁止信號時，揚聲器停止鳴叫；參賽者在規(guī)定時間內回答完問題，主持人給出倒計時計數(shù)禁止信號 RST，以免揚聲器鳴叫。答題結束，如正確回答問題，則加分信號有效，如回答錯誤，則減分信號有效，計分模塊給相應的參賽組加分。 第 4 頁 西華大學 課程 設計說明書 如果復位信號 CLR 有效，使得搶答器在下一輪搶答前，其搶答成功的組別判斷回復為初始狀態(tài)，以便重新開始新一輪搶答。復位信號不改變參賽者的現(xiàn)有得分。 圖 21 主程序的流程圖 搶答器功能框圖 根據(jù)設計要求，我們給出如下的搶答器功能的框圖 ： 圖 22 搶答器功能框圖 開始 復位清零 搶答判斷 倒計時并計分 顯示程序 第 5 頁 西華大學 課程 設計說明書 根據(jù)以上的分析，我們可將整個系統(tǒng)分為四個主要模塊：搶答鑒別模塊；搶答計分模塊；顯示譯碼模塊； EP1C3T144C8 接口模塊。 圖 23 搶答器原理圖 圖 24 顯示蜂鳴原理圖 第 6 頁 西華大學 課程 設計說明書 圖 25 EP1C3T144C8 接口原理圖 系統(tǒng)的工作原理如下：當主持人按下使能端 EN 時，搶答器開始工作， 4 四位搶答者誰最先搶答成功則此選手的臺號燈（ LED1~LED4）將點亮，并且主 持人前的組別顯示數(shù)碼管講顯示出搶答成功者的臺號；接下來主持人提問，若回答正確，主持人按加分按鈕，搶答積分模塊將給對應的組加分，并將組的總分顯示在對應的選手計分數(shù)碼管上。在此過程中。完成第一輪搶答后，主持人清零，接著重新開始，步驟如上。 Verilog HDL 源程序 module heren(clk,inputEn,inputL1,inputL2,inputL3,inputL4,Sig1,Sig2,Sig3,Sig4,Led,Buzzer)。 // 一開始時聲明有哪些端口 input clk,inputEn,inputL1,inputL2,inputL3,inputL4。//輸入口 output Sig1,Sig2,Sig3,Sig4。 output [0:7]Led。 output Buzzer。//輸出口 reg Sig1=139。b1,Sig2=139。b1,Sig3=139。b1,Sig4=139。b1。 reg [0:7]Led。 reg Buzzer。//在輸出口配置個寄存器 ,以便運算 reg EnFlat=139。b0。//配置寄存器 ,EnFlat 是表明開始搶答的標志位 第 7 頁 西華大學 課程 設計說明書 reg BuClk=139。b0。//BuClk 是蜂鳴器的標志位 reg [0:7]BuL=839。d0。//BuL 是做蜂鳴器的延時用 always @ (posedge clk)//捕捉時鐘 begin if(inputEn==139。b0)//初始化各按鍵并開始搶答 begin EnFlat=139。b1。//初始化各個標志位和參數(shù) Sig1=139。b1。 Sig2=139。b1。 Sig3=139。b1。 Sig4=139。b1。//各個按鍵對應的 LED 控制端 Led=839。b11111111。//靜態(tài)數(shù)碼管的控制端 ,有 8 位 BuClk=139。b0。 Buzzer=139。b1。//蜂鳴器的控制管腳 ,低電平為發(fā)聲音 end if(EnFlat==139。b)//開始搶答 begin if(inputL1==139。b0)//如果按鍵 1 按下 begin EnFlat=139。b0。//禁止其他選手搶答 Sig1=139。b0。//對應的 LED 點亮 Led=839。b01101111。//靜態(tài)數(shù)碼管顯示序號 39。139。 BuClk=139。b1。//指示蜂鳴器發(fā)聲 end else if(inputL2==139。b0)//如果按鍵 2 按下 begin EnFlat=139。b0。//禁止其他選手搶答 Sig2=139。b0。 Led=839。b00011010。 BuClk=139。b1。 end else if(inputL3==139。b0)//如果按鍵 3 按下 begin EnFlat=139。b0。//禁止其他選手搶答 Sig3=139。b0。 Led=839。b01001010。 第 8 頁 西華大學 課程 設計說明書 BuClk=139。b1。 end else if(inputL4==139。b0)//如果按鍵 4 按下 begin EnFlat=139。b0。//禁止其他選手搶答 Sig4=139。b0。 Led=839。b01101001。 BuClk=139。b1。 end end if(BuClk==139。b1)//當蜂鳴器標志位置