【文章內(nèi)容簡介】 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN 18 POINTS_C1:=0000。 ELSE POINTS_C1:=POINTS_C1+39。139。 END IF。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。 ELSE POINTS_D1:=POINTS_D1+39。139。 END IF。 else t:=0。 END IF。 END IF。 END IF。 END IF。 AA1=POINTS_A1。 BB1=POINTS_B1。 CC1=POINTS_C1。 DD1=POINTS_D1。 END PROCESS。 END ARCHITECTURE ART。 計分電路由 VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 19 圖 計分電路仿 真圖 時序仿真分析： RST 為輸入控制信號，用來復(fù)位， ADD 為輸入信號，表示答對一題加分， CHOSE 輸入信號，用來選擇選手， AA2， AA1， AA0， BB2， BB1， BB0為輸出信號，表示記分的結(jié)果，如圖 所示：選擇 A選手答題，如答對，則輸出A2為 1，如答錯，則輸出 A1為 1，如沒答，則輸出 A0為 0。 掃描顯示模塊 此模塊 將計分電路中的計分結(jié)果通過掃描并顯示出來于屏幕上。搶答者和觀眾則通過顯示屏幕上的分?jǐn)?shù)來判別競賽都之間的成績。最終勝負(fù)結(jié)果也是通過這個分?jǐn)?shù)來判別的。 顯示部分采用動態(tài)掃描 4 位 LED 顯示接口電路 , LED 動態(tài)顯示是單片機(jī)中應(yīng)用最為廣泛的一種顯示方式 , 其接口電路是把所有顯示器的 8個筆劃段a~dp 同名端并聯(lián)在一起 , 而每一個顯示器的公共極 COM是各自獨(dú)立地受 I/O 線控制 , CPU 的字段輸出口送出字形碼時 , 所有顯示器由于同名端并連接收到相同的字形碼 , 但究竟哪個顯示器亮 , 則取決于 COM端 , 而這一端是由 I/O 控制的 , 所以就可以自行決定何時顯示哪一位了 , 在輪流點(diǎn)亮掃描過程中 , 每位顯示器的點(diǎn)亮?xí)r間表是極為短暫的 , 但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實(shí)際上 各位顯示器并非同時點(diǎn)亮 , 但只要掃描速度足夠快 , 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù) , 不會有閃爍感。 20 掃描顯示電路可以由 VHDL 程序來實(shí)現(xiàn)，以下是一斷掃描顯示的 VHDL 程序： begin if (clk_fresh39。event and clk_fresh=39。139。) then t:=t+1。 if t=000 then segcs=10000000。 seg=ZBXS。 elsif t=001 then segcs=00100000。 seg=A1。 elsif t=010 then segcs=00010000。 seg=B1。 elsif t=011 then segcs=00001000。 seg=C1。 elsif t=100 then segcs=00000100。 seg=D1。 elsif t=101 then segcs=00000010。 seg=JSXS1。 elsif t=110 then 21 segcs=00000001。 seg=JSXS2。 elsif t=111 then segcs=00000000。 seg=0000000。 end if。 end if。 end process。 end rtl。 掃描顯示由 VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖 所示。 圖 掃描顯示電路仿真圖 時序仿真分析： IN4 為輸入信號， OUT為輸出顯示信號，如圖 所示，把輸入信號進(jìn)行編碼輸出。 22 4 結(jié)束語 通過 一個多星期的 緊張工作， 我終于完成了基于 VHDL 的四路智力競賽搶答器的 設(shè)計。通過本次課程設(shè)計的學(xué)習(xí)，我深深的體會到設(shè)計課的重要性和目的性所在。本次設(shè)計課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計的能 力。它不僅僅是一個學(xué)習(xí)新知識新方法的好機(jī)會，同時也是對我所學(xué)知識的一次綜合的檢驗和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。 在設(shè)計中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。在應(yīng)用 VHDL 的過程中讓我真正領(lǐng)會到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計上的優(yōu)越性。用 VHDL 硬 件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用 EDA 軟件進(jìn)行編譯優(yōu)化仿真 度 極大地減少了電路 設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計方法必將在未來的數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。 23 參考文獻(xiàn) [1]康華 光．電子 技術(shù)基礎(chǔ)教程部分 [M]．北京：高等教育版社， 2021． [2]宋衛(wèi)海，王明晶．?dāng)?shù)字電子技術(shù) [M]．濟(jì)南：山東科學(xué)技術(shù)出版社， 2021． [3] 曾繁泰 ,陳美金 .VHDL 程序設(shè)計 [M].北京 :清華大學(xué)出版社 ,2021 [4］潘松 .VHDL 實(shí)用教程 [M].成都 :電子科技大學(xué)出版社 ,2021 24 附件 （ 1） SCN 模塊的 VHDL 程序： 任一選手按下鍵后，鎖存器完成鎖存，對 其余選手的請求不做響應(yīng)，直到主持人按 下復(fù)位鍵 LIBRARY IEEE。 USE 。 ENTITY SCN IS PORT( CP:IN STD_LOGIC。 CLR:IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END SCN。 ARCHITECTURE RTL OF SCN IS BEGIN PROCESS(CP,CLR) BEGIN IF CLR=39。039。 THEN 不完整的條件產(chǎn)生鎖存 Q=39。039。 ELSIF CP39。EVENT AND CP=39。039。 THEN Q=39。139。 25 END IF。 END PROCESS。 END RTL。 （ 2）譯碼器模塊 YMQ 的 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END YMQ。 ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS when 0000 =DOUT7=1000000。0 when 0001 =DOUT7=1111001。1 when 0010 =DOUT7=0100100。2 when 0011 =DOUT7=0110000。3 when 0100 =DOUT7=0011001。4 when 0101 =DOUT7=0010010。5 when 0110 =DOUT7=0000010。6 26 when 0111 =DOUT7=1111000。7 when 1000 =DOUT7=0000000。8 when 1001 =DOUT7=0010000。9 when others =DOUT7=1111111。 END CASE。 END PROCESS。 END ARCHITECTURE ART。 （ 3）顯示模塊的 VHDL 程序： library IEEE。 use 。 use 。 use 。 entity seg is Port (clk : in std_logic。 A1:in std_logic_vector(6 downto 0)。 B1:in std_logic_vector(6 downto 0)。 C1:in std_logic_vector(6 downto 0)。 D1:in std_logic_vector(6 downto 0)。 ZBXS:in std_logic_vector(6 downto 0)。 JSXS1:in std_logic_vector(6 downto 0)。 JSXS2:in std_logic_vector(6 downto 0)。 seg : out std_logic_vector(6 downto 0)。 輸出 7 位 seg 數(shù)據(jù)； 27 segcs : out std_logic_vector(7 downto 0))。 數(shù)碼管位選信號； end seg。 architecture rtl of seg is signal clk_fresh : std_logic。 begin process(clk) 1KHZ；用于數(shù)碼管掃描信號 variable t : integer range 0 to 20210。定時 1MS begin if clk39。event and clk=39。139。 then t:=t+1。 if t10000 then clk_fresh=39。139。 elsif t20210 then clk_fresh=39。039。 else t:=0。clk_fresh=39。039。 end if。 end if。 end process。 process(clk_fresh)位選信號（掃描時間 1MS） variable t : std_logic_vector(2 downto 0)。 begin if (clk_fresh39。event and clk_fresh=39。139。) then t:=t+1。 if t=000 then segcs=10000000。 seg=ZBXS。 28 elsif t=001 then segcs=00100000。 seg=A1。 elsif t=010 then segcs=00010000。 seg=B1。 elsif t=011 then segcs=00001000。 seg=C1。 elsif t=100 then segcs=00000100。 seg=D1。 elsif t=101 then segcs=00000010。 seg=JSXS1。 elsif t=110 then segcs=00000001。 seg=JSXS2。 elsif t=111 then segcs=00000000。 seg=0000000。 end if。 29 end if。 end process。 end rtl。 （ 4）主控模塊 QDJB 的 VHDL 程序： LIBRARY IEEE。 USE 。 ENT