基于eda的智力搶答器的課程設(shè)計(jì)說(shuō)明書(編輯修改稿)
2025-08-15 21:50 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 module sell(in1,in2,in3,in4,in5,in6,in7,in8,clk,ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g)。input clk。input [3:0] in1,in2,in3,in4,in5,in6,in7,in8。output ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g。reg ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g。reg [3:0] temp,flag。always@(posedge clk)begin{ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8}=839。b00000000。flag=flag+1。case(flag)0:begin temp=in1。ms1=1。end1:begin temp=in2。ms2=1。end2:begin temp=in3。ms3=1。end3:begin temp=in4。ms4=1。end4:begin temp=in5。ms5=1。end5:begin temp=in6。ms6=1。end6:begin temp=in7。ms7=1。end7:begin temp=in8。ms8=1。endendcasecase(temp)439。d0:{a,b,c,d,e,f,g}=739。b1111110。439。d1:{a,b,c,d,e,f,g}=739。b0110000。439。d2:{a,b,c,d,e,f,g}=739。b1101101。439。d3:{a,b,c,d,e,f,g}=739。b1111001。439。d4:{a,b,c,d,e,f,g}=739。b0110011。439。d5:{a,b,c,d,e,f,g}=739。b1011011。439。d6:{a,b,c,d,e,f,g}=739。b1011111。439。d7:{a,b,c,d,e,f,g}=739。b1110000。439。d8:{a,b,c,d,e,f,g}=739。b1111111。439。d9:{a,b,c,d,e,f,g}=739。b1111011。default:{a,b,c,d,e,f,g}=739。b1111110。endcaseendendmodule在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中將BCD碼轉(zhuǎn)換成7段的功能。搶答鑒別計(jì)時(shí)在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的計(jì)時(shí)功能，在有搶答開始后進(jìn)行30秒的倒計(jì)時(shí)，并且在30秒倒計(jì)時(shí)后無(wú)人搶答顯示超時(shí)并報(bào)警。其中有搶答時(shí)鐘信號(hào)clk2；系統(tǒng)復(fù)位信號(hào)rst；搶答使能信號(hào)s；搶答狀態(tài)顯示信號(hào)states；無(wú)人搶答警報(bào)信號(hào)warn；計(jì)時(shí)中止信號(hào)stop；計(jì)時(shí)十位和個(gè)位信號(hào)tb，ta。報(bào)警在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi)如果人搶答或是計(jì)數(shù)到時(shí)蜂鳴器開始報(bào)警，有效電平輸入信號(hào)i；狀態(tài)輸出信號(hào)q；計(jì)數(shù)脈沖clk。譯碼在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中將BCD碼轉(zhuǎn)換成7段的功能。結(jié)論與致謝這次EDA課程設(shè)計(jì)讓我加深理解了VHDL程序設(shè)計(jì)的步驟和原理。我們的題目是四路搶答器設(shè)計(jì)，剛開始一頭霧水，通過(guò)查資料和借鑒前輩的作品，我一步一步從迷茫到困惑再到柳暗花明，我發(fā)現(xiàn)做學(xué)問(wèn)要知其然知其所以然，靜下心來(lái)，仔細(xì)研究，才能有所發(fā)現(xiàn)?？偟膩?lái)說(shuō)，這次設(shè)計(jì)的搶答器還是比較成功的，在設(shè)計(jì)中遇到了很多問(wèn)題，最后在老師的辛勤的指導(dǎo)下，終于迎刃而解，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力。 參考文獻(xiàn)[1] 黃仁欣．EDA技術(shù)實(shí)用教程．北京：清華大學(xué)出版社，2006[2] 潘松，黃繼業(yè)．EDA技術(shù)與VHDL．北京：清華大學(xué)出版社，2009[3] 江國(guó)強(qiáng)編著．EDA技術(shù)與應(yīng)用（第三版）．.北京：電子工業(yè)出版社，2010[4] 夏宇聞編著．Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程．.北京：北京航空航天大學(xué)出版社，2008[5] 周祖成，程曉軍，馬卓釗編著．?dāng)?shù)字電路與系統(tǒng)教學(xué)實(shí)驗(yàn)教程．北京：科學(xué)出版社，2010[6] 周潤(rùn)景，蘇良碧．基于Quartus II 的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解．北京：電子工業(yè)出版社，2010[7] (美國(guó))Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松．Verilog HDL數(shù)字設(shè)計(jì)與綜合（第2版）．北京：電子工業(yè)出版社，2009[8] 云創(chuàng)工作室．Verilog HDL程序設(shè)計(jì)與實(shí)踐．北京：人民郵電出版社，2009[9] 劉福奇，劉波．Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講．北京：電子工業(yè)出版社，2009[10] 張延偉，楊金巖，葛愛(ài)學(xué)．verilog hdl程序設(shè)計(jì)實(shí)例詳解．北京：人民郵電出版社，2008附 錄附錄一：系統(tǒng)設(shè)計(jì)程序//========智力搶答器======
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