【文章內(nèi)容簡介】 圖 32 鑒別模塊元件框圖 引腳作用： 輸入信號：各組的搶答按鈕 A、 B、 C、 D、 E、 F、 G、 H 系統(tǒng)清零信號 CLR。 輸出信號：各組的搶答按鈕顯示端 A B C D1， E F G H1 組別顯示端 G[7..0]。 原理： 第一個按下鍵的小組，搶答信號判定電路 QDJB 通過緩沖輸出信號的反饋將本參賽組搶先按下按鍵的信號鎖存，并且以異步清零的方式將其他參賽組的鎖存器清零， 組別顯示、計時和計分會保存到主持人對系統(tǒng)進行清零操作時為止。 當(dāng) CLR=1時系統(tǒng)復(fù)位，使組別顯示信號 G=00000000， 各組的指示燈信號 A1=0， B1=0， C1=0，D1=0， E1=0， F1=0， G1=0， H1=0；當(dāng) CLR=0，即低電平有效，使其進入搶答鑒別狀態(tài)，到 CLK 的上升沿到來時，以 A 組搶答成功為例，當(dāng)輸入信號為 A=1， B=0，C=0， D=0， E=0， F=0， G=0， H=0 輸出信號 G=00000001， A1=1，即為鑒別出 A 組搶答成功，同時屏蔽其他組的輸入信號，以免發(fā)生錯誤。同理其他組別搶答成功也是這樣的鑒別過程。 【 9】 備注：理論上來說， A、 B、 C、 D、 E、 F、 G、 H八 組搶答，應(yīng)該有從 00000000— 11111111 成都 電子機械高等專科學(xué)校 11 等 28 種可能情況，但是由于時鐘信號的頻率很高而且是在時鐘信號上升沿的狀況下才做出的鑒別，所以在這里兩組以上同時搶答成功的可能性非常小，因此可以只設(shè)計八 種情況，即 A、 B、 C、 D、 E、 F、 G、 H分別為 0000000 000000 00000100、 00001000、00010000、 00100000、 01000000、 10000000 這大大簡化了電路的設(shè)計復(fù)雜性。 其用 VHDL 語言進行編程的流程圖如下圖所示： 開 始 系 統(tǒng) 復(fù) 位開 始 搶 答C L K 上 升 沿X = 0 0 00 0 0 0 1A 1 = 1CLR=0X = 0 0 00 0 0 1 0B 1 = 1X = 0 0 00 0 1 0 0C 1 = 1X = 0 0 00 1 0 0 0D 1 = 1X = 0 0 01 0 0 0 0E 1 = 1X = 0 0 10 0 0 0 0F 1 = 1X = 0 1 00 0 0 0 0G 1 = 1X = 1 0 00 0 0 0 0H 1 = 1保 持不 變YNYN 圖 33 搶答鑒別模塊的流程圖 計時模塊的設(shè)計與實現(xiàn) 當(dāng)搶答鑒別模塊成功判別出最先按下?lián)尨鸢粹o的參賽組后，在成功鑒別出哪組最先搶答后，主持人按下計時信號，則進入計時狀態(tài)。計時模塊可分作兩部分：（ 1）預(yù)置數(shù)；（ 2） 預(yù)置時間 倒計時。 60 秒時間用兩個數(shù)碼管 QA， QB 顯示，其中 QA 表示 預(yù)置時間 的個位， QB 表示 預(yù)置時間 的十位。計時模塊開始工作從預(yù)置初始值開始以秒計時，計時至 0秒時停止，時間耗盡時 ，以中止答題。 成都 電子機械高等?？茖W(xué)校 12 圖 34 計時模塊的元件圖 該系統(tǒng)輸入信號有： 系統(tǒng)清零信號 CLR，計時預(yù)置控制端 LDN，計時使能端 EN，系統(tǒng)時鐘信號 CLK，計時預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB。系統(tǒng)輸出信號有：倒計時輸出端QA[3..0]、 QB[3..0]。 當(dāng)清零信號 CLR=1時，模塊輸出信號 QA=0000 ， QB=0000。當(dāng)預(yù)置數(shù)控制信號 LDN=1可通過 TA來調(diào)整 QA， TA來一次高電平，則 QA 的數(shù)值就加 1；用 TB來調(diào)整 QB，通過這兩個調(diào)整信號可調(diào)整參賽者答題所需要的時間。在 CLR=0， LDN=0,EN=1 時，通過時鐘信號 CLK 的上升沿來進行 我們用 TA、 TB 所設(shè)計的 時間來倒 計時。 【 10】 其用 VHDL 語言進行編程的流程圖如下： 圖 35 搶答計時模塊的流程圖 開始 LDN=0 CLR=0 LDN=1 CLK 上升沿 EN=1 TA=1 TB=1 QA=QA+1 QB=QB+1 成都 電子機械高等?？茖W(xué)校 13 計分模塊的設(shè)計與實現(xiàn) 計分模塊的運行方式是按照十進制進行加減，即當(dāng)時鐘出現(xiàn)上升沿時就進行加一或者減一的操作。 記分模塊為哪組進行記分取決于鑒別模塊的輸入信號 G， 當(dāng) G=00000001時表示 A組最先搶答，則在此模塊中為 A 組記分，當(dāng) G=00000010時表示 B組最先搶答，則在此模塊中為 B 組記分，當(dāng) G=00000100時表示 C組最先 搶答，則在此模塊中為 C組記分，當(dāng) G=00001000 時表示 D組最先搶答，則在此模塊中為 D組記分。 以此類推，當(dāng)G的信號分別為 00010000,00100000,01000000,10000000 時，則分別表示 E、 F、 G、 H最先搶答。 以 A組為例來說明此模塊的設(shè)計，當(dāng)復(fù)位信號 RST=1 時，系統(tǒng)復(fù)位且 A組的分值顯示初始值，為 100 分。當(dāng) RST=0 時，如果該組選手答題正確，則主持人按下加分鍵，即 ADD=1，此時對該組進行加分操作 。 計分模塊的元件圖如下圖所示 : 圖 3６ 計分模塊的元件圖 系統(tǒng)的輸入信號有：計分復(fù)位端 RST，加分按鈕端 ADD，組別號輸入端 CHOS[7..0]。系統(tǒng)的輸出信號有： A 組分數(shù)輸出端 AA2[3..0]、 AA1[3..0]、 AA0[3..0]， B 組分數(shù) 成都 電子機械高等?？茖W(xué)校 14 輸出端 BB2[3..0]、 BB1[3..0]、 BB0[3..0]， C 組分數(shù)輸出端 CC2[3..0]、 CC1[3..0]、CC0[3..0]， D 組分數(shù)輸出端 DD2[3..0]、 DD1[3..0]、 DD0[3..0]， E 組分數(shù)輸出端 EE2[3..0]、 EE1[3..0]、 EE0[3..0], F組分數(shù)輸出端 FF2[3..0]、 FF1[3..0]、 FF0[3..0], G 組分數(shù)輸出端 GG2[3..0]、 GG1[3..0]、 GG0[3..0], H 組分數(shù)輸出端 HH2[3..0]、HH1[3..0]、 HH0[3..0]。 由于設(shè)計是通過輸出每個搶答選手的分數(shù)，就用了三個輸出端，分別顯示分數(shù)的個位十位百位的數(shù)。 計分模塊用 VHDL 語言進行編程的流程圖如下： 系 統(tǒng) 復(fù) 位 初 值 1 0 0 分R S T = 0A D D = 1加 1 0 分NY 圖 37 計分模塊的設(shè)計狀態(tài)圖 譯碼顯示模塊的設(shè)計與實現(xiàn) 該模塊實際上是一個 譯碼器，作用是用來顯示組別，時間和成績，其主要原理是四位二進制 BCD 編碼轉(zhuǎn)換成七段二進制數(shù)字，以阿拉伯?dāng)?shù)字的形式輸出在數(shù)碼管上，使觀眾能夠更直觀的看到結(jié)果。譯碼器的譯碼對照表 31如下所示： 成都 電子機械高等專科學(xué)校 15 表 31 譯碼器的譯碼對照表 備注 ： 在程序中只考慮 00001001（即 09）的情況，將其轉(zhuǎn)化為相應(yīng)的七段顯示器的碼子，其他情況不予考慮。 搶答器的系統(tǒng)實現(xiàn) 單獨模塊只有彼此聯(lián)系起來構(gòu)成一個完整的系統(tǒng)，才能實現(xiàn)其功能，這個過程有兩種實現(xiàn)方法：①元 件例化。也是用編程的方式將它們各個程序、信號、輸入輸出之間的關(guān)系用 VHDL 語言來敘述清楚，還關(guān)系到程序的調(diào)用問題，需要設(shè)計者思路清晰，設(shè)計合理；②元器件圖示連線。這種連線方法思路清晰可見，而且用的時候很簡單方便，出現(xiàn)錯誤也很好檢查。在設(shè)計中選擇的是這種方法。通過總的頂層元件圖可以很清晰的看到模塊連接的原理。 顯示的數(shù)字 /字母 BCD 編碼 七段數(shù)碼管 2進制 0 0000 0111111 1 0001 0000110 2 0010 1011011 3 0011 1001111 4 0100 1100110 5 0101 1101101 6 0110 1111101 7 0111 0000111 8 1000 1111111 9 1001 1101111 X XXXX 0000000 成都 電子機械高等?？茖W(xué)校 16 圖 38 頂層元件圖 成都 電子機械高等?？茖W(xué)校 17 附表：輸入 /輸出引腳的作用 ： RST 積分環(huán)節(jié)初始復(fù)位 ADD 計分環(huán)節(jié)加分 CLR 初始清零 CLK 時鐘信號 ABCDEFGH 八組搶答信號 LDN 計時復(fù)位 EN 計時暫停 TA， TB 計時置數(shù) LED[] 八組選手的搶答燈 GAO DIN 倒計時 高低位 顯示 AA AA AA0?? HH HH HH0 各組分數(shù)顯示 表 32 輸入 /輸出引腳的作用 注：本設(shè)計中，搶答器組別信號 A、 B、 C、 D， E、 F、 G、 H 為高電平時，其功能為有效狀態(tài)。同樣，系統(tǒng)清零信號 CLR、預(yù)置及倒計時控制信號 LDN，亦為高電平有效。當(dāng) CLR 有效時，搶答信號判別電路清零，為判別優(yōu)先搶答信號做出準備。當(dāng)計時使 能端 EN 為低電平，預(yù)置時間設(shè)置信號 LDN=1 時，通過計時預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB進行預(yù)置數(shù)。當(dāng)計時使能端 EN為高電平，有系統(tǒng)時鐘信號 CLK時，進行 設(shè)置的時間倒計時。輸入時鐘 CLK 作為搶答信號判別電路中鎖存器時鐘，搶答判別電路有較高的準確度（對信號判別的最大誤差是一個時鐘周期）， CLK 信號頻率高低應(yīng)適中，可取500Hz1KHz；同時 CLK信號經(jīng)過分頻后向倒計時電路提供信號。 成都 電子機械高等?？茖W(xué)校 18 4 智能搶答器 模塊的仿真驗證 鑒別模塊的仿真驗證 利用 QuartusII 進行編譯，綜合，仿真，時序圖如 下： 圖 41 鑒別模塊的仿真時序圖 引腳作用： 系統(tǒng)輸入信號：各組的搶答按鈕 A、 B、 C、 D、 E、 F、 G、 H，系統(tǒng)清零信號 CLR，CLK時鐘信號。 系統(tǒng)的輸出信號： 各組的搶答按鈕顯示端 A B C D E F G H1，組別顯示端控制信號 G[7..0]。 仿真分析： 當(dāng)鑒別模塊的清零信號 CLR 為高電平時，無論 A、 B、 C、 D、 E、 F、 G、 H 八 組參賽者誰按下?lián)尨鸢粹o，系統(tǒng)輸出均為零，同時組別顯示端 G輸出信號也顯示為零；當(dāng)清零信號 CLR 為低電平時， A、 B、 C、 D、 E、 F、 G、 H 組參賽者誰先按下?lián)尨鸢粹o，組別顯示端就顯示該組別的號碼。假如 A組按下?lián)尨鸢粹o時，組別輸出為 00000001，同時 A 組的顯示燈被點亮。仿真圖上顯示的為 A先搶答，因為在 搶答過程中，雖然都有搶答，但是 A先搶下 ，但 CLR 為有效狀態(tài)，所以在此時間段內(nèi)的搶答無效。 成都 電子機械高等專科學(xué)校 19 計時模塊的仿真驗證 利用 QuartusII 進行編譯，綜合，仿真，時序圖如下： 圖 42 計時模塊的仿真時序圖 引腳作用： 系統(tǒng)輸入信號： 系統(tǒng)清零信號 CLR，計時預(yù)置控制端 LDN，計時使能端 EN，系統(tǒng)時鐘信號 CLK，計時預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB。 系統(tǒng)輸出信號：倒計時輸出端 QA[3..0]、 QB[3..0]。 仿真分析 ： 當(dāng) 系統(tǒng)清零信號 CLR=1 時，計時器的時鐘信號回到計時預(yù)置倒計時起始狀態(tài)，此時倒計時輸出端 QA=0000,QB= EN=0，計時預(yù)置控制端LDN=1 時，通過計時預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB 進行預(yù)制數(shù)，并且通過 TA,TB 來調(diào)整QA,QB 即當(dāng) TA=1 時，則 QA 的數(shù)值加 1，當(dāng) TB=1 時，則 QB 的數(shù)值也加 1，本仿真圖上是有 TA， TB 分別兩次高電平，就是說初始值設(shè)定的時間就為 22 秒。 當(dāng)計時使能端EN=1，系統(tǒng)清 零信號 CLR=0，并且計時預(yù)置控制端 LDN=0 時，通過時鐘信號上升沿 CLK來進行