基于vhdl的智力競(jìng)賽搶答器完全設(shè)計(jì)(編輯修改稿)
2025-07-24 19:08 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 TA=1TA=0QA=QA+1QB=QB=1圖34 搶答計(jì)時(shí)模塊的流程圖 計(jì)分模塊 計(jì)分模塊的運(yùn)行方式是按照十進(jìn)制進(jìn)行加減，即當(dāng)時(shí)鐘出現(xiàn)上升沿時(shí)就進(jìn)行加一或者減一的操作。 記分模塊為哪組進(jìn)行記分取決于鑒別模塊的輸入信號(hào)G，當(dāng)G=1000時(shí)表示A組最先搶答，則在此模塊中為A組記分，當(dāng)G=0100時(shí)表示B組最先搶答，則在此模塊中為B組記分，當(dāng)G=0010時(shí)表示C組最先搶答，則在此模塊中為C組記分，當(dāng)G=0001時(shí)表示D組最先搶答，則在此模塊中為D組記分。 以A組為例來(lái)說(shuō)明此模塊的設(shè)計(jì)，當(dāng)復(fù)位信號(hào)RST=1時(shí)，系統(tǒng)復(fù)位且A組的分值顯示初始值，為100分。當(dāng)RST=0時(shí)，如果該組選手答題正確，則主持人按下加分鍵，即ADD=1，此時(shí)對(duì)該組進(jìn)行加分操作；如果該組選手答題錯(cuò)誤，則主持人按下減分鍵，即SUB=1，此時(shí)對(duì)該組進(jìn)行減分操作。計(jì)分模塊的元件圖如下圖所示: 圖35 計(jì)分模塊的元件圖 系統(tǒng)的輸入信號(hào)有：計(jì)分復(fù)位端RST，加分按鈕端ADD，減分按鈕端SUB，組別號(hào)輸入端CHOS[3..0]。系統(tǒng)的輸出信號(hào)有：A組分?jǐn)?shù)輸出端AA2[3..0]、AA1[3..0]、AA0[3..0]，B組分?jǐn)?shù)輸出端BB2[3..0]、BB1[3..0]、BB0[3..0]，C組分?jǐn)?shù)輸出端CC2[3..0]、CC1[3..0]、CC0[3..0]，D組分?jǐn)?shù)輸出端DD2[3..0]、DD1[3..0]、DD0[3..0]。 計(jì)分模塊用VHDL語(yǔ)言進(jìn)行編程的流程圖如下： 圖36計(jì)分模塊的設(shè)計(jì)狀態(tài)圖注：在設(shè)計(jì)中減法的實(shí)現(xiàn)是以加法運(yùn)算來(lái)實(shí)現(xiàn)的。也以A為例，由于每次減分都是減去10分，即每次為POINTS_A1減一，所以可以用POINTS_A1+ 1111來(lái)實(shí)現(xiàn)。如：01110001=0110，用加法實(shí)現(xiàn)：0111+1111=10110。由于POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)，所以POINTS_A1=0110。 譯碼顯示模塊該模塊實(shí)際上是一個(gè)譯碼器，譯碼器是組合邏輯電路的一個(gè)重要的器件，其可以分為：變量譯碼和顯示譯碼兩類(lèi)。變量譯碼一般是一種較少輸入變?yōu)檩^多輸出的器件，一般分為2n譯碼和8421BCD碼譯碼兩類(lèi)。 顯示譯碼主要解決二進(jìn)制數(shù)顯示成對(duì)應(yīng)的十、或十六進(jìn)制數(shù)的轉(zhuǎn)換功能，一般其可分為驅(qū)動(dòng)LED和驅(qū)動(dòng)LCD兩類(lèi)。譯碼是編碼的逆過(guò)程。圖37 譯碼顯示模塊的元件圖主要原理是四位二進(jìn)制BCD編碼轉(zhuǎn)換成七段二進(jìn)制數(shù)字，以阿拉伯?dāng)?shù)字的形式輸出在數(shù)碼管上，使觀眾能夠更直觀的看到結(jié)果。譯碼器的譯碼對(duì)照表如下所示：顯示的數(shù)字/字母BCD編碼七段數(shù)碼管2進(jìn)制000000111111100010000110200101011011300111001111401001100110501011101101601101111101701110000111810001111111910011101111XXXXX0000000表31 譯碼器的譯碼對(duì)照表備注 ：在程序中只考慮00001001（即09）的情況，將其轉(zhuǎn)化為相應(yīng)的七段顯示器的碼子，其他情況不予考慮。[4] 搶答器的系統(tǒng)實(shí)現(xiàn)單獨(dú)模塊只有彼此聯(lián)系起來(lái)構(gòu)成一個(gè)完整的系統(tǒng)，才能實(shí)現(xiàn)其功能，這個(gè)過(guò)程有兩種實(shí)現(xiàn)方法：①元件例化。也是用編程的方式將它們各個(gè)程序、信號(hào)、輸入輸出之間的關(guān)系用VHDL語(yǔ)言來(lái)敘述清楚，還關(guān)系到程序的調(diào)用問(wèn)題，需要設(shè)計(jì)者思路清晰，設(shè)計(jì)合理；②元器件圖示連線。這種連線方法思路清晰可見(jiàn)，而且用的時(shí)候很簡(jiǎn)單方便，出現(xiàn)錯(cuò)誤也很好檢查。在設(shè)計(jì)中選擇的是這種方法。通過(guò)總的頂層元件圖可以很清晰的看到模塊連接的原理。圖38 頂層元件圖 注：本設(shè)計(jì)中，搶答器組別信號(hào)A、B、C、D為高電平時(shí)，其功能為有效狀態(tài)。同樣，系統(tǒng)清零信號(hào)CLR、預(yù)置及倒計(jì)時(shí)控制信號(hào)LDN，亦為高電平有效。當(dāng)CLR有效時(shí)，搶答信號(hào)判別電路清零，為判別優(yōu)先搶答信號(hào)做出準(zhǔn)備。當(dāng)計(jì)時(shí)使能端EN為低電平，預(yù)置時(shí)間設(shè)置信號(hào)LDN=1時(shí)，通過(guò)計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB進(jìn)行預(yù)置數(shù)。當(dāng)計(jì)時(shí)使能端EN為高電平，有系統(tǒng)時(shí)鐘信號(hào)CLK時(shí)，進(jìn)行一分鐘倒計(jì)時(shí)。輸入時(shí)鐘CLK一方面作為揚(yáng)聲器控制電路的輸入信號(hào)，另一方面作為搶答信號(hào)判別電路中鎖存器時(shí)鐘，為使揚(yáng)聲器音調(diào)較為悅耳，且是搶答判別電路有較高的準(zhǔn)確度（對(duì)信號(hào)判別的最大誤差是一個(gè)時(shí)鐘周期
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