【正文】 搶下 ，但 CLR 為有效狀態(tài)，所以在此時(shí)間段內(nèi)的搶答無(wú)效。 仿真分析： 當(dāng)鑒別模塊的清零信號(hào) CLR 為高電平時(shí)，無(wú)論 A、 B、 C、 D、 E、 F、 G、 H 八 組參賽者誰(shuí)按下?lián)尨鸢粹o，系統(tǒng)輸出均為零，同時(shí)組別顯示端 G輸出信號(hào)也顯示為零；當(dāng)清零信號(hào) CLR 為低電平時(shí)， A、 B、 C、 D、 E、 F、 G、 H 組參賽者誰(shuí)先按下?lián)尨鸢粹o，組別顯示端就顯示該組別的號(hào)碼。 成都 電子機(jī)械高等專(zhuān)科學(xué)校 18 4 智能搶答器 模塊的仿真驗(yàn)證 鑒別模塊的仿真驗(yàn)證 利用 QuartusII 進(jìn)行編譯，綜合，仿真，時(shí)序圖如 下： 圖 41 鑒別模塊的仿真時(shí)序圖 引腳作用： 系統(tǒng)輸入信號(hào)：各組的搶答按鈕 A、 B、 C、 D、 E、 F、 G、 H，系統(tǒng)清零信號(hào) CLR，CLK時(shí)鐘信號(hào)。當(dāng)計(jì)時(shí)使能端 EN為高電平，有系統(tǒng)時(shí)鐘信號(hào) CLK時(shí)，進(jìn)行 設(shè)置的時(shí)間倒計(jì)時(shí)。當(dāng) CLR 有效時(shí)，搶答信號(hào)判別電路清零，為判別優(yōu)先搶答信號(hào)做出準(zhǔn)備。 顯示的數(shù)字 /字母 BCD 編碼 七段數(shù)碼管 2進(jìn)制 0 0000 0111111 1 0001 0000110 2 0010 1011011 3 0011 1001111 4 0100 1100110 5 0101 1101101 6 0110 1111101 7 0111 0000111 8 1000 1111111 9 1001 1101111 X XXXX 0000000 成都 電子機(jī)械高等專(zhuān)科學(xué)校 16 圖 38 頂層元件圖 成都 電子機(jī)械高等專(zhuān)科學(xué)校 17 附表：輸入 /輸出引腳的作用 ： RST 積分環(huán)節(jié)初始復(fù)位 ADD 計(jì)分環(huán)節(jié)加分 CLR 初始清零 CLK 時(shí)鐘信號(hào) ABCDEFGH 八組搶答信號(hào) LDN 計(jì)時(shí)復(fù)位 EN 計(jì)時(shí)暫停 TA， TB 計(jì)時(shí)置數(shù) LED[] 八組選手的搶答燈 GAO DIN 倒計(jì)時(shí) 高低位 顯示 AA AA AA0?? HH HH HH0 各組分?jǐn)?shù)顯示 表 32 輸入 /輸出引腳的作用 注：本設(shè)計(jì)中，搶答器組別信號(hào) A、 B、 C、 D， E、 F、 G、 H 為高電平時(shí)，其功能為有效狀態(tài)。在設(shè)計(jì)中選擇的是這種方法。也是用編程的方式將它們各個(gè)程序、信號(hào)、輸入輸出之間的關(guān)系用 VHDL 語(yǔ)言來(lái)敘述清楚，還關(guān)系到程序的調(diào)用問(wèn)題，需要設(shè)計(jì)者思路清晰，設(shè)計(jì)合理；②元器件圖示連線。譯碼器的譯碼對(duì)照表 31如下所示： 成都 電子機(jī)械高等專(zhuān)科學(xué)校 15 表 31 譯碼器的譯碼對(duì)照表 備注 ： 在程序中只考慮 00001001（即 09）的情況，將其轉(zhuǎn)化為相應(yīng)的七段顯示器的碼子，其他情況不予考慮。 由于設(shè)計(jì)是通過(guò)輸出每個(gè)搶答選手的分?jǐn)?shù)，就用了三個(gè)輸出端，分別顯示分?jǐn)?shù)的個(gè)位十位百位的數(shù)。 計(jì)分模塊的元件圖如下圖所示 : 圖 3６ 計(jì)分模塊的元件圖 系統(tǒng)的輸入信號(hào)有：計(jì)分復(fù)位端 RST，加分按鈕端 ADD，組別號(hào)輸入端 CHOS[7..0]。 以 A組為例來(lái)說(shuō)明此模塊的設(shè)計(jì)，當(dāng)復(fù)位信號(hào) RST=1 時(shí)，系統(tǒng)復(fù)位且 A組的分值顯示初始值，為 100 分。 記分模塊為哪組進(jìn)行記分取決于鑒別模塊的輸入信號(hào) G， 當(dāng) G=00000001時(shí)表示 A組最先搶答，則在此模塊中為 A 組記分，當(dāng) G=00000010時(shí)表示 B組最先搶答，則在此模塊中為 B 組記分，當(dāng) G=00000100時(shí)表示 C組最先 搶答，則在此模塊中為 C組記分，當(dāng) G=00001000 時(shí)表示 D組最先搶答，則在此模塊中為 D組記分。在 CLR=0， LDN=0,EN=1 時(shí)，通過(guò)時(shí)鐘信號(hào) CLK 的上升沿來(lái)進(jìn)行 我們用 TA、 TB 所設(shè)計(jì)的 時(shí)間來(lái)倒 計(jì)時(shí)。 當(dāng)清零信號(hào) CLR=1時(shí)，模塊輸出信號(hào) QA=0000 ， QB=0000。 成都 電子機(jī)械高等專(zhuān)科學(xué)校 12 圖 34 計(jì)時(shí)模塊的元件圖 該系統(tǒng)輸入信號(hào)有： 系統(tǒng)清零信號(hào) CLR，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端 EN，系統(tǒng)時(shí)鐘信號(hào) CLK，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB。 60 秒時(shí)間用兩個(gè)數(shù)碼管 QA， QB 顯示，其中 QA 表示 預(yù)置時(shí)間 的個(gè)位， QB 表示 預(yù)置時(shí)間 的十位。 其用 VHDL 語(yǔ)言進(jìn)行編程的流程圖如下圖所示： 開(kāi) 始 系 統(tǒng) 復(fù) 位開(kāi) 始 搶 答C L K 上 升 沿X = 0 0 00 0 0 0 1A 1 = 1CLR=0X = 0 0 00 0 0 1 0B 1 = 1X = 0 0 00 0 1 0 0C 1 = 1X = 0 0 00 1 0 0 0D 1 = 1X = 0 0 01 0 0 0 0E 1 = 1X = 0 0 10 0 0 0 0F 1 = 1X = 0 1 00 0 0 0 0G 1 = 1X = 1 0 00 0 0 0 0H 1 = 1保 持不 變YNYN 圖 33 搶答鑒別模塊的流程圖 計(jì)時(shí)模塊的設(shè)計(jì)與實(shí)現(xiàn) 當(dāng)搶答鑒別模塊成功判別出最先按下?lián)尨鸢粹o的參賽組后，在成功鑒別出哪組最先搶答后，主持人按下計(jì)時(shí)信號(hào)，則進(jìn)入計(jì)時(shí)狀態(tài)。同理其他組別搶答成功也是這樣的鑒別過(guò)程。 原理： 第一個(gè)按下鍵的小組，搶答信號(hào)判定電路 QDJB 通過(guò)緩沖輸出信號(hào)的反饋將本參賽組搶先按下按鍵的信號(hào)鎖存，并且以異步清零的方式將其他參賽組的鎖存器清零， 組別顯示、計(jì)時(shí)和計(jì)分會(huì)保存到主持人對(duì)系統(tǒng)進(jìn)行清零操作時(shí)為止。 搶答鑒別模塊的元件圖如下圖所示： 圖 32 鑒別模塊元件框圖 引腳作用： 輸入信號(hào)：各組的搶答按鈕 A、 B、 C、 D、 E、 F、 G、 H 系統(tǒng)清零信號(hào) CLR。 【 8】 鑒別模塊的設(shè)計(jì)與實(shí)現(xiàn) 搶答鑒別模塊用來(lái)準(zhǔn)確直觀地判斷 A、 B、 C、 D、 E、 F、 G、 H 八 組搶答者誰(shuí)最先按下按鈕 ,并為顯示端送出信號(hào)，通過(guò)數(shù)顯和蜂鳴等途徑使觀眾能夠清楚地知道是哪一組搶答成功，是整個(gè)系統(tǒng)的核心部分。【 7】 系統(tǒng)的總體框圖如下： 搶 答 鑒 別模 塊8 路 搶 答 信 號(hào)組 別 顯 示燈數(shù)碼顯示計(jì) 時(shí) 模 塊計(jì) 分 模 塊 圖 31 系統(tǒng)的總體框圖 子模塊的設(shè)計(jì)思想和實(shí)現(xiàn) 根據(jù)對(duì)搶答器的功能要求，把要設(shè)計(jì)的系統(tǒng)劃分為五個(gè)功能模塊：搶答信號(hào)鑒別模塊、計(jì)時(shí)模塊、計(jì)分模塊、數(shù)碼顯示模塊和揚(yáng)聲器控制電路，具體的說(shuō)，顯示模塊又包含最先搶答的組別顯示電路、計(jì)時(shí)值顯示電路和計(jì)分顯示電路。主持人按下 復(fù)位鍵，即 RST 為高電平有效狀態(tài)，清除前一次的搶答組別，又可開(kāi)始新的一輪的搶答。當(dāng)主持人給出倒計(jì)時(shí)停止信號(hào)時(shí)，揚(yáng)聲器停止鳴叫。主持人對(duì)搶答結(jié)果進(jìn)行確認(rèn)，隨后，計(jì)時(shí)模塊送出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開(kāi)始回答問(wèn) 題，計(jì)時(shí)顯示器則從初始值開(kāi)始以計(jì)時(shí)，在規(guī)定的時(shí)間內(nèi)根據(jù)答題的正誤來(lái)確定加分或減分，并通過(guò)數(shù)碼顯示模塊將成績(jī)顯示出來(lái)。 搶答過(guò)程：主持人按下系統(tǒng)復(fù)位鍵（ RST），系統(tǒng)進(jìn)入搶答狀態(tài)，計(jì)時(shí)模塊和計(jì)分模塊輸出初始信號(hào)給數(shù)碼顯示模塊并顯示出初始值。當(dāng)主持人啟動(dòng)開(kāi)始鍵后，要求計(jì)時(shí)器采用倒計(jì)時(shí)； （ 5）參賽選手在設(shè)定的時(shí)間內(nèi)搶答，則搶答有效，定時(shí)器停止工作，主持人根據(jù)搶答結(jié)果給出分?jǐn)?shù)，并由數(shù)碼管顯示選手的組別、搶答分?jǐn)?shù)，并一直保持到主持人將系統(tǒng)清零為止。 （ 3）如果 無(wú)人搶答，計(jì)時(shí)器倒計(jì)時(shí)到零，蜂鳴器有搶答失敗提示，主持人可以按復(fù)位鍵，開(kāi)始新一輪的搶答。所以我們?cè)谠O(shè)計(jì)智能搶答器的模 塊需要滿足鑒別、計(jì)時(shí)、計(jì)分、數(shù)顯等功能，具體設(shè)計(jì)要求如下： （ 1）搶答器可容納 八 組選手，并為每組選手設(shè)置一個(gè)按鈕供搶答者使用；為主持人設(shè)置一個(gè)控制按鈕，用來(lái)控制系統(tǒng)清零（組別顯示數(shù)碼管滅燈）和搶答開(kāi)始； （ 2）電路具有對(duì)第一搶答信 號(hào)的鎖存、鑒別和顯示等功能。(5)能通過(guò)設(shè)置以確定前后觸發(fā)捕捉信號(hào)信息的比例 . 除此 之外， 應(yīng)用 Signal Tap II 還能解決各種各樣的問(wèn)題，如外部存儲(chǔ)器的雙向數(shù)據(jù)口的實(shí)時(shí)波形檢測(cè)、驅(qū)動(dòng)模塊的并串轉(zhuǎn)換波形等。(4)節(jié)約成本。 【 4】 嵌入式邏輯分析儀 SignalTapII 有很多的 成都 電子機(jī)械高等專(zhuān)科學(xué)校 7 優(yōu)點(diǎn)： （ 1）允許對(duì)設(shè)計(jì)層次的模塊的信號(hào)節(jié)點(diǎn)進(jìn)行測(cè)試，可以使用多時(shí)鐘驅(qū)動(dòng)； (2)利用 Signal Tap II 成功的采集了 FPGA 內(nèi)部信號(hào)的波形 ,不占用額外的 I/O 引腳 。 嵌入式邏輯分析儀 SignalTapII 的使用就解決了這一問(wèn)題。 ，要注意工程名和文件名和實(shí)體名要保持一致； 最好是時(shí)間周期的 15 倍，否則可能會(huì)出現(xiàn)時(shí)序圖圖像重疊不好識(shí)別的現(xiàn)象； ，適當(dāng)進(jìn)制的轉(zhuǎn)換有時(shí)候可以更使觀察者更明顯地看出來(lái)時(shí)序圖的功能。 Quartus II 設(shè)計(jì)流程及注意事項(xiàng) 基于 Quartus II 的 VHDL文本輸入設(shè)計(jì)流程如下圖所示： 成都 電子機(jī)械高等專(zhuān)科學(xué)校 6 圖 22基于 Quartus II 的 VHDL 文本輸入設(shè)計(jì)流程 由上圖可以看出，這樣的設(shè)計(jì)方法對(duì)于電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次的操作都在 Altera 公司提供的 QuartusII 平臺(tái)上進(jìn)行編譯、仿真測(cè)試，然后通過(guò)仿真時(shí)序圖可以看出了此編程是否符合預(yù)想的設(shè)計(jì)功能，如果不符合，在硬件測(cè)試前就可以 及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯(cuò)誤，這樣的設(shè)計(jì)特點(diǎn)無(wú)疑將提高系統(tǒng)設(shè)計(jì)的效率 。同樣 ,Quartus II 具備仿真 功能，同時(shí)也支持第三方的仿真工具。同時(shí)， Altera 的 Quartus II 可編程邏輯軟件還屬于第四代 PLD開(kāi)發(fā)平臺(tái)。它擁有 現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 和復(fù)雜可編程邏輯器件 (CPLD) 設(shè)計(jì)的所有階段的解決方案。 除此之外，用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專(zhuān)心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。例如在智能搶答器的設(shè)計(jì)中，我們可以用簡(jiǎn)單的幾個(gè)語(yǔ)句完成對(duì)整個(gè)系統(tǒng)的結(jié)構(gòu)組成以及功能的描述及設(shè)計(jì)，同時(shí)，設(shè)計(jì)采用自頂 成都 電子機(jī)械高等專(zhuān)科學(xué)校 5 向下的設(shè)計(jì)方法，這種模塊化、逐步細(xì)化的方法有利于系統(tǒng)的分工合作。 【 2】 VHDL 用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，即可 以利用軟件工具將 VHDL 源碼自動(dòng)地轉(zhuǎn)化為文本方式表達(dá)的基本邏輯元件連接圖，即網(wǎng)表文件。 VHDL 硬件描述語(yǔ)言概述 硬件描述語(yǔ)言（ HDLHardware Description Language）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，早期的硬件描述語(yǔ)言，如 ABELHDL、 AHDL，是由不同的 EDA廠商開(kāi)發(fā)的，互相不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。兩種設(shè)計(jì)方法的具體步驟如下： 圖 21 兩種設(shè)計(jì)方法的具體步驟 成都 電子機(jī)械高等專(zhuān)科學(xué)校 4 其與傳統(tǒng)的設(shè)計(jì)方法的具 體優(yōu)劣比較如下表： 表 21 傳統(tǒng)設(shè)計(jì)方法 vs EDA 設(shè)計(jì)方法 由以上兩對(duì)比圖、表可知，智能搶答器的設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法較優(yōu)。具體介紹如下： 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法和現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法比較 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法：基于電路板的設(shè)計(jì)方法 —— 采用固定功能的器件（通用型器件），通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能，在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試 現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法 ： 基于芯片 —— 采用 PLD，