【正文】 （ 4） 邏輯綜合之前的設(shè)計工作與具體的實現(xiàn)工藝、器件等無關(guān)，因此，設(shè)計的可移植性良好。 （ 2） 各個子系統(tǒng)可以同時并發(fā)，縮短設(shè)計周期。自頂向下的方法強調(diào)在每個層次進行仿真驗證，以保證系統(tǒng)性能指標的實現(xiàn)，以便于在早期發(fā)現(xiàn)和糾正設(shè)計中出現(xiàn)的錯誤。所謂自頂向下的設(shè)計方法，是指在設(shè)計過程中，從數(shù)字系統(tǒng)的最高層次出發(fā)，進行仿真驗證，再將系統(tǒng)劃分成各個子模塊。 （ 5 ） 器件編程設(shè)計者可以可以將配置數(shù)據(jù)通過 MasterBlaster 或ByteBlasterMV 通信電纜下載到器件當(dāng)中，通過被動串行（ Passive Serial）配置模式或 JTAG 模式 對器件進行配置編程，還可以在 JTAG 模式下給多個器件進行編程。 Quartus II 軟件的時序分析功能在編譯過程結(jié)束之后自動運行，并在編譯報告的 Timing Analyses 文件夾中顯示。 （ 2） 設(shè)計編譯 Quartus II 編譯器完成的功能有：檢查設(shè)計錯誤、對邏輯進行綜合、提取定時信息、在指定的 Altera 系列器件中進行適配分割，產(chǎn)生的輸出文件將用于設(shè)計仿真、定時分析及器件編程。 （ 1） 設(shè)計輸入 Quartus II 軟件在 File 菜單中提供“ New Project Wizard”向?qū)?，引?dǎo)設(shè)計者完成項目的創(chuàng)建。 Quartus II 軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設(shè)計環(huán)境，是先進的 EDA 工具軟件。 硬件方案設(shè)計 設(shè)計平臺與仿真工具選擇 Quartus II 是 Altera 公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供 從設(shè)計輸入到器件編程的全部功能。 EDA 技術(shù)已經(jīng)成為電子設(shè)計的重要工具，無論是設(shè)計芯片還是設(shè)計系統(tǒng)，如果沒有 EDA 工具的支持，都將是難以完成的。設(shè)計者的工作僅限于利用軟件方式，即利用硬件描述語言（如 VHDL）來完成對系統(tǒng)硬件功能的描述。主要模塊系統(tǒng)框圖如圖 ： 常州大學(xué)本科生畢業(yè)設(shè)計（論文） 第 10 頁 共 28 頁 圖 主要模塊系統(tǒng)框圖 方案三：采用 EDA 技術(shù)設(shè)計 現(xiàn)代電子設(shè)計技術(shù)的核心是 EDA 技術(shù)。 方案二：采用單片機作為控制核心 運用單片機作為控制核心設(shè)計系統(tǒng)可以完成運算控制、信號識別以及顯示功能的實現(xiàn)。 方案一：采用中小規(guī)模集成數(shù)字電路 利用硬件電子元器件實現(xiàn)，用機械開關(guān)按鈕作為控制開關(guān)，完成搶答輸入信號的觸發(fā)。 硬件結(jié)構(gòu)如圖 所示，主要由 EPM570T100C3 核心芯片控制。 智能搶答器的硬件框圖 搶答器是由鎖存器、編碼器、數(shù)碼顯示器、 led 燈顯示器所組成的，其中邏輯設(shè)計結(jié)構(gòu)如圖 所示，八路搶答器的系統(tǒng)功能組成主要由鎖存模塊、編碼 模塊、數(shù)碼顯示模塊、 揚聲器發(fā)聲 提示模塊等四個模塊組成。 智能搶答器工作流程圖如圖 所示 圖 搶答器工作流程圖 搶答器的工作流程圖如圖 所示：主持人按鍵、 LED 燈亮、選手開始搶答，某位選手按鍵搶答， LED 燈滅，數(shù)碼顯示管顯示選手號碼，搶答結(jié)束后由主持人按下復(fù)位鍵，下一輪搶答開始。 每組搶答完后， 顯示最先搶答選手號碼 。若參賽者在規(guī)定的時間內(nèi)回答完問題，主持人即可給出計時停止信號，以免揚聲器鳴叫。在主持人對搶答組別進行確認，并給出倒計時計數(shù)開始信號以后，搶答者便可開始回答問題。同時，電路處于自鎖狀態(tài)，以使其他組的搶答器按鈕不起作用。 （圖 為 CPLD 的結(jié)構(gòu) 與工作原理圖） 圖 CPLD 的結(jié)構(gòu)與工作原理圖 常州大學(xué)本科生畢業(yè)設(shè)計（論文） 第 8 頁 共 28 頁 3 系統(tǒng)分析與總體方案設(shè)計 智能搶答器的整體設(shè)計 智能搶答器主要由 4 部分組成： ：該智能搶答器共設(shè) 8 個組別，每組控制一個搶答開關(guān)，分別為q1~q8 等。 此處以搶答器為例簡述芯片的設(shè)計流程， CPLD 的工作大部分是在電腦上完成的。 CPLD 的使用 CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD 器件。 目前應(yīng)用已深入網(wǎng)絡(luò)、儀表儀器、汽車電子、數(shù)控機 床、航天測控設(shè)備等方面。目前世界各著名的半導(dǎo)體器件公司，均可提供不同類型的CPLD 和 FPGA 產(chǎn)品，新的 PLD 產(chǎn)品不斷面世。 進入 20 世紀 90 年代后，高密度 PLD 在生產(chǎn)工藝、器件的編程和測試技術(shù)等方面都有了飛速的發(fā)展。 到 80 年代末， Lattice 公司 提出了在系統(tǒng)可編程能力的復(fù)雜可編程邏輯器件。它是一種新型的高密度 PLD，采用 CMOSSRAM 工藝制作，內(nèi)部由許多 獨立的可編程邏輯模塊組成，邏輯塊之間可以靈活地相互連接，具有密度高、編程速度快、設(shè)計靈活和可再配置設(shè)計能力等許多優(yōu)點。 GAL 比 PAL 使用更加靈活，因而得到廣泛應(yīng)用。由于它的輸出結(jié)構(gòu)種類很多，設(shè)計很靈活，因而成為第一個得到普通應(yīng)用的可編程邏輯器件。由于其編程復(fù)雜，開發(fā)又一定的難度，因而沒有得到廣泛應(yīng)用。由于 CPLD 內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。 CPLD 簡介 CPLD 主要是由可編程邏輯宏單元（ MC,Macro Cell）圍繞中心的可編程互連矩陣單元組成。 Quartus平臺與 Cadence、 Exemplar Logic、 Mentor Graphics、 Synopsys 和 Synplicity 等EDA 供應(yīng)商的開發(fā) 工具相兼容。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點，支持原理圖、 VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。此外， Quartus II 通過和 DSP Builder 工具與Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。支持 MAX II CPLD 系列、Cyclone 系列、 Cyclone II、 Stratix II 系列、 Stratix GX 系列等。目前 Altera 已經(jīng)停止了對 Max plus II 的更新支持。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言 , 因此它可以使設(shè)計成果在設(shè)計人員之間方便地進行交流和共享 , 從而減小硬件電路設(shè)計的工作量 , 縮短開發(fā)周期 [3]。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化 , 而不需要考慮其他的問題。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計中進行復(fù)用。 (4) VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 (3) VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能 ,既可描述 系統(tǒng)級電路 ,也可以描述門級電路 ， 描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述 , 也可以采用三者的混合描述方式。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn) , 這是其他硬件描述語言所不能比擬的。 VHDL 語言具有強大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬 件電路。 常州大學(xué)本科生畢業(yè)設(shè)計（論文） 第 4 頁 共 28 頁 VHDL 語言的特點 (1) VHDL 語言功能強大 , 設(shè)計方式多樣 VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計方式 , 也支持自底向上的設(shè)計方法 。特別是集成電路設(shè)計工藝步入了超深亞微米階段，近千萬門的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計算機技術(shù)的面向用戶的低成本大規(guī)模 ASIC 設(shè)計技術(shù)的應(yīng)用，促進了 EDA 技術(shù)的形成和發(fā)展。而在 80年代末，出現(xiàn)了 FPGA，于是 CAE 和 CAD 技術(shù)的應(yīng)用更為廣泛，它們在 PCB設(shè)計方面的原理圖輸入、自動布局布線及 PCB 分析，以及邏輯設(shè)計、邏輯仿真、邏輯函數(shù)化簡等方面擔(dān)任了重要的角色，特 別是各種硬件描述語言的出現(xiàn)及其在應(yīng)用和標準化方面的重大進步，為電子設(shè)計自動化必須解決的電路建模、標準文檔及仿真測試奠定了堅實的基礎(chǔ)。 20 世紀 80 年代，集成電路設(shè)計進入了 CMOS（互補場效應(yīng)管）時代。而在后期， CAD 的概念已見雛形。 EDA 技術(shù)的發(fā)展史 EDA 技術(shù)的發(fā)展大致分為三個階段： 20 世紀 70 年代，在集成電路制作方面，雙極工藝、 MOS 工藝已得到廣泛的應(yīng)用。 EDA 技術(shù)就是以計算機為工作平臺、以 EDA 軟件 工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計語言、以 ASIC（ Application Specific Integrated Circuits）為實現(xiàn)載體的電子產(chǎn)品自動化設(shè)計過程。并保持到主持人清零為止。搶答時間設(shè)為 10 秒。數(shù)碼管不顯示后動作選手的編號，只顯示先動作選手的編號，并保持到主持人清零為止。該搶答器具有 搶答器具有數(shù)據(jù)鎖存功能，并將所鎖存的數(shù)據(jù)用 LED 數(shù)碼管顯示出來。 課題任務(wù) 該設(shè)計能 夠?qū)崿F(xiàn)搶答以及報警等功能。 搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力和知識競賽場合，但目前所使用的搶答器有的電路較復(fù)雜不便于制作，可靠性低，實現(xiàn)起來很困難，有的則用一些專用的集成塊，而專用集成塊的購買又很困難。 無線電腦搶答器的構(gòu)成是由：主機和搶答器專用的軟件和無線按鈕。電腦搶答器又分為有線電腦搶答器和無 線電腦搶答器。 非語言記分搶答器構(gòu)造很簡單，就是一個搶答器的主機和一個搶答按鈕組成，在搶答過程中選手是沒有記分的顯示屏。電子搶答器的中心構(gòu)造一 般都是由數(shù)字電子集成電路組成，其搭配的配件不同又分為，非語言非記分搶答器和語常州大學(xué)本科生畢業(yè)設(shè)計（論文） 第 2 頁 共 28 頁 言記分搶答器。那么選擇一款真正適合的搶答器就非常重要。了解國內(nèi)外搶答器生產(chǎn)核心技術(shù)的研發(fā)動向、工藝設(shè)備、技術(shù)應(yīng)用及趨勢對于企業(yè)提升產(chǎn)品技術(shù)規(guī)格，提高市場競爭力十分關(guān)鍵。 搶答器的現(xiàn)狀 隨著我國搶答器市場的迅猛發(fā)展，與之相關(guān)的核心生產(chǎn)技術(shù)應(yīng)用與研究必 將成為業(yè)內(nèi)企業(yè)關(guān)注的焦點。智能搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用與各種智力和競賽場合，但目前所使用的搶答器有的電路比較復(fù)雜不便于制作，可靠性低，實現(xiàn)起來很困難，有的就用一些專用的集成塊，而專業(yè)集成塊的購買又比較困難。 目前由于各種控制系統(tǒng)越來越偏向于智能化，小型化，低功耗，快速穩(wěn)定準備。 EDA 是電子設(shè)計技術(shù)的發(fā)展趨勢，是現(xiàn)代電子設(shè)計技術(shù)的核心。 EDA 技術(shù)是隨著集成電路和計算機技術(shù)的飛速發(fā)展應(yīng)運而生的一種高級、快速、有效的電子設(shè)計自動化工具。比賽中為了準確、公正、直觀地判斷出第一位搶答者，這就要有一種搶答設(shè)備作為裁判員，這就必然離不開搶答器。 實驗結(jié)果表明，該設(shè)計不僅實用性強，占用硬件資源少，體積小，而且反映速度快，便于操作，娛樂性強，適合于幾十人的搶答，提高了市場競爭力高，具有良好的應(yīng)用前景。設(shè)計平臺為 Altera 公 司的 Quartus II 軟件。 I 學(xué)號： 常 州 大 學(xué) 畢業(yè)設(shè)計（論文） （ 2020 屆） 題 目 學(xué) 生 學(xué) 院 專業(yè)班級 校內(nèi)指導(dǎo)教師 專業(yè)技術(shù)職務(wù) 校外指導(dǎo)老師 專業(yè)技術(shù)職務(wù) 二 ○ 一二 年 六 月 II 基于 EDA 智能搶答器設(shè)計 摘要 本課題設(shè)計一款基于 EDA 的智能搶答器，采用 VHDL 硬件描述語言編程。本設(shè)計選擇以 EMP570T100C3 芯片為核心芯片，由 LED 燈提示模塊、編碼模塊、鎖存模塊和數(shù)碼顯示模塊等組成。 本文詳細介紹了智能搶答器的設(shè)計過程，包括系統(tǒng)軟件