【文章內(nèi)容簡介】 結(jié)構(gòu)的優(yōu)勢。 Compiler的 Fitter(試配 )模塊可 以經(jīng)過綜合的設(shè)計恰當(dāng)?shù)赜靡粋€或多個器件實現(xiàn)，這種自動試配功能使設(shè)計者得以從冗余的布局與布線工作中解脫出來。 Fitter生成報告文件 (.Rp)， 可以 展示設(shè)計的具體實現(xiàn)以及器件中未使用的資源。 設(shè)計的仿真 電路設(shè)計輸入完以后，首先需要檢驗輸入是否正確，這是一項簡單的邏輯檢查， QUARTUS II 提供功能編譯的選項。此時，只運行仿真網(wǎng)絡(luò)表的提取，而不作布局布線，所以，此時的仿真沒有延時信息，所有的延時均為零延時，而且可以預(yù)測所有的信號，對于初步的功能檢測非常方便。在仿真時需加入激勵信號，該激勵信號可以 用 QUARTUS II 軟件中的波形編譯器直接編譯成波形文件，還可以先用文本編輯器按軟件給定的語法規(guī)則編譯成文本文件，再轉(zhuǎn)換成波形文件，也可以二者結(jié)合進行。常用的方法是對于時鐘或簡單的波形信號用波形編輯器輸入，而較復(fù)雜的信號則用文本編譯器生成。仿真時需事先在波形文件中加入想要觀測的信號名，信號名可通過菜單中的節(jié)點列表選擇，此時，所有的節(jié)點的信號都是可以觀測的。如果檢查到錯誤，則需要重新輸入，重復(fù)這個過程。 南昌航空大學(xué)學(xué)士學(xué)位論文 12 功能檢查完成后，首先需要進行編譯，這時應(yīng)選擇帶延時的完全的編譯過程。對每一個設(shè)計項目，都有一個配置文 件 ACF，所有的配置參數(shù)都存在這個文件里。如果需要修改配置，既可在菜單上作選擇，也可以直接修改次文件。主要的配 置參數(shù)包括器件 類型、管腳的設(shè)置、速率及面積的比重、時間參數(shù)的要求、布線時的設(shè)置等。編譯完成以后，可得到報告文件、延時文件、可仿真網(wǎng)絡(luò)表文件及配置文件，利用功能仿真時生成的激勵波形可進行仿真。如果要想下次的布線結(jié)果在本次基礎(chǔ)上進行，則可以利用反主標的方法，把配置結(jié)果寫入 ACF文件中，下次編譯只需用此 AFC文件即可。編譯完成以后，還可以利用布局軟件 FloorPlan直接調(diào)整內(nèi)部布局，這種方法對于時間關(guān)系 的調(diào)整非常有用。 QUARTUS II 的仿真器具有很強的靈活性，可以控制對單器件或多器件設(shè)計的仿真。仿真器使用編譯期間生成的二進制仿真網(wǎng)絡(luò)表進行功能、定時的仿真，或把組合連接起來的多個器件作為一個設(shè)計進行仿真?？梢允褂煤喢鞯南蛄枯斎胝Z言定義輸入激勵，也可以使用 QUARTUS II 的波形編輯程序直接畫出波形。仿真結(jié)果可以在波形編輯器或文件編輯器中看到，也可以作為波形文件或文本文件打印出來 。 為便于比較設(shè)計者可以使用波形編輯器把兩次仿真的結(jié)果重疊起來。 4 序列檢測器 電路 的設(shè)計 序列 檢測 器 電路 總體 結(jié)構(gòu) 設(shè)計 序列檢測器 總體 主要 由 脈 沖序列發(fā)生器 電路 、 脈沖 序列信號檢測器 電路、十 六進制計數(shù)器 電路 、計數(shù)顯示 電路 、時鐘分頻 電路 、串并轉(zhuǎn)換電路、奇偶校驗電路 組成，其中脈沖序列發(fā)生器電路 的功能是 生成串行的序列 供脈沖序列信號 檢測器從中檢測待檢測的數(shù)據(jù)，脈沖序列信號檢測器 檢測輸入的序列中有沒有待檢測的序列，十六進制計數(shù)器 計數(shù)序列檢測器檢測到特定序列的次數(shù)并以四位二進制進行輸出， 計數(shù)顯示電路是把檢測到的次數(shù) 通過七段譯碼器 顯示 出來，時鐘分頻電路是 將外部晶振 時鐘進行分頻提供給 需要時鐘的各個電路 ， 串并轉(zhuǎn)換電路是將經(jīng)過檢測的串行序 列轉(zhuǎn)換成并行輸出 奇偶校驗電路 進行奇偶校驗 。 總體電路設(shè)計框圖圖 所示： 南昌航空大學(xué)學(xué)士學(xué)位論文 13 設(shè)計框圖 8 路脈沖 序列發(fā)生器 電路 設(shè)計 及仿真 8路 序列發(fā)生器 [20]是指在同步脈沖作用下循環(huán)地產(chǎn)生 8路的 一串周期性的二進制信號 ，本電路 設(shè)計 實現(xiàn)產(chǎn)生 8 路 64 位的二進制序列。 表 各路脈沖序列發(fā)生器發(fā)出的序列。 路序 產(chǎn)生序列 ① 1110011000110010100001111000110011001100111001100011001010000111 ② 1111011000110010100001111100110011000100111001100011001010000111 ③ 1110011010110010100000111000110011001100101001100011001010000101 ④ 1111111101000010111111110011001011111111001100011001010000111000 ⑤ 1110011011010011100001111101101111001100111001100011001010000111 ⑥ 0000000010100101000000001100001100000000101100010000000010011111 ⑦ 1110011000110010100001110011001111001100111001100011101010000111 ⑧ 0001110001100110001110010101010101010100101100110110111101010101 表 各路脈沖序列發(fā)生器 產(chǎn) 生 的 序列 其頂層文件 VHDL 代碼如下： library IEEE。 use 。 use 。 entity xlfsq is port(clk:in std_logic。 clr:in std_logic。 dout1,dout2,dout3,dout4,dout5,dout6,dout7,dout8:out std_logic)。 8 路 檢測 器 8 路脈沖序列發(fā)生器 8 路 十 六 進 制 計 數(shù) 器 計數(shù)顯示器 外部晶振 分頻器 串并轉(zhuǎn) 換 奇 偶校 驗 南昌航空大學(xué)學(xué)士學(xué)位論文 14 end。 architecture one of xlfsq is ponent xlfsq1 port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 end ponent。 ponent xlfsq2 port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 end ponent。 ponent xlfsq3 port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 end ponent。 ponent xlfsq4 port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 end ponent。 ponent xlfsq5 port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 end ponent。 ponent xlfsq6 port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 南昌航空大學(xué)學(xué)士學(xué)位論文 15 end ponent。 ponent xlfsq7 port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 end ponent。 ponent xlfsq8 port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 end ponent。 begin u1: xlfsq1 port map(clk=clk,clr=clr,dout=dout1)。 u2: xlfsq2 port map(clk=clk,clr=clr,dout=dout2)。 u3: xlfsq3 port map(clk=clk,clr=clr,dout=dout3)。 u4: xlfsq4 port map(clk=clk,clr=clr,dout=dout4)。 u5: xlfsq5 port map(clk=clk,clr=clr,dout=dout5)。 u6: xlfsq6 port map(clk=clk,clr=clr,dout=dout6)。 u7: xlfsq7 port map(clk=clk,clr=clr,dout=dout7)。 u8: xlfsq8 port map(clk=clk,clr=clr,dout=dout8)。 end。 其 中 第一 路 的 VHDL 設(shè)計代碼如下： library IEEE。 use 。 use 。 entity xljc is port(clk:in std_logic。 clr:in std_logic。 dout:out std_logic)。 end。 architecture one of xljc is signal reg:std_logic_vector(63 downto 0)。 begin 南昌航空大學(xué)學(xué)士學(xué)位論文 16 process (clk,clr) begin if clk39。event and clk=39。139。 then if clr=39。139。 then dout=39。039。 reg=1110011000110010100001111000110011001100111001100011001010000111。 else dout=reg(63)。 reg=reg(62 downto 0)amp。reg(63)。 end if。end if。 end process。 end。 建立仿真波形文件，其仿真波形如圖 所示 ： 第 一路 序列發(fā)生器電路仿真波形 仿真結(jié)果分析：從仿真波形看出當(dāng)清零端 clr 為零時，序列發(fā)生器連續(xù)輸出串行 序列 :1110011000110010100001111000110011001100111001100011001010000111,實現(xiàn)了該模塊的設(shè)計功能。 其 RTL 圖如 圖 ： 圖 序列發(fā)生器 RTL圖 南昌航空大學(xué)學(xué)士學(xué)位論文 17 8 路 檢測器 電路 設(shè)計 及仿真 序列檢測器 可用 于檢測一組或多組二進制碼組成的脈沖序列信號，當(dāng)序列檢測器連續(xù)接收到一組 串 行二進制碼后，如果這組碼與檢測器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出 0。由于這種檢測的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測器必須記住前一次的正確碼及正確的序列，直到連續(xù)的檢測中所收到的每一位碼都與預(yù)置數(shù)的對應(yīng)碼相同。在檢測過程中，任何一位不相等將回到初始狀態(tài)重新開始檢測。 表 是各 路檢測器電路 待檢測的序列。 路序 待檢測序列 ① 11100101 ② 11100110 ③ 10000101 ④ 11111111 ⑤ 11011011 ⑥ 00000000 ⑦ 00110010 ⑧ 10110011 表 各路檢測器待檢測序列 8 路脈沖序列檢測器的頂層 VHDL 代碼如下： library ieee。 use 。 entity xljcq is port(din1,din2,din3,din4,din5,din6,din7,din8,clk: in std_logic。 dout1,outy1,dout2,outy2,dout3,outy3,dout4,outy4,dout5,outy5,dout6,outy6,dout7,outy7,dout8,outy8: out std_logic)。 end xljcq。 architecture behav of xljcq is ponent xljcq1 port(din,clk: in std_logic。 dout,outy : out std_logic)。 end ponent。 ponent xljcq2 南昌航空大學(xué)學(xué)士學(xué)位論文 18 port(din,clk: in std_logic。 dout,outy : out std_logic)。 end ponent。 ponent xljcq3 port(din,clk: in std_logic。 dout,outy : out std_logic)。 end ponent。 ponent xljcq4 port(din,clk: in std_logic。 dout,o