【導(dǎo)讀】序列檢測是指將一個指定的序列從數(shù)字流中識別出來或在主串中查詢相應(yīng)子串，靠傳輸，一般需要在發(fā)送端加入固定的同步碼組，而在接收端則需要檢測該同步碼組，保證信息的可靠接收。到的碼型檢測電路部分實(shí)際上就是一個脈沖序列信號檢測器。數(shù)據(jù)通訊、雷達(dá)和遙測等領(lǐng)域。在這個過程中，我們所得到的結(jié)果大概一致，但是在具體設(shè)計方法和性價。而利用FPGA作為硬件電路，采用VHDL等硬件描述語言對硬件的功。制的精確度，實(shí)時控制效果好，實(shí)踐證明，F(xiàn)PGA芯片可以代替?zhèn)鹘y(tǒng)的復(fù)雜的電路，力差以及設(shè)計困難、設(shè)計周期長等缺點(diǎn)?？煽啃源蟠筇岣摺ｋS著電子技術(shù)的發(fā)展,特別是專用集成電路設(shè)計技術(shù)的日趨。描述語言的出現(xiàn),解決了傳統(tǒng)電路原理圖設(shè)計系統(tǒng)工程的諸多不便。的綜合與布局，快速的燒錄至FPGA上進(jìn)行測試，是現(xiàn)代IC設(shè)計驗(yàn)證的技術(shù)主流。4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。有時要反復(fù)修改,經(jīng)過多次這樣的迭代才能完成最后的設(shè)計。

　　

【正文】 = LED7S =1110111。 WHEN 1011= LED7S =1111100。 WHEN 1100= LED7S =0111001。 WHEN 1101= LED7S =1011110。 WHEN 1110= LED7S =1111001。 WHEN 1111= LED7S =1110001。 WHEN OTHERS= NULL。 END CASE。 END PROCESS。 南昌航空大學(xué)學(xué)士學(xué)位論文 26 END。 建立仿真波形文件，其仿真波形如圖 所示： 圖 七段譯碼器仿真波形 仿真波形 分析： 從圖 可以看出當(dāng)七段譯碼器電路輸入“ 0011”時 ， 七段數(shù)碼管點(diǎn)亮“ g d c b a” 管腳 ，即顯示數(shù)字符號“ 3”。 其 RTL 圖如圖 ： 圖 七段譯碼器 RTL圖 南昌航空大學(xué)學(xué)士學(xué)位論文 27 分頻器電路設(shè)計 及仿真 分頻器 [15]就是可將某個頻率的信號變?yōu)檩^低頻率信號的數(shù)字不見，將頻率為 ?的信號進(jìn)行 N 分頻后的信號頻率為： ?0=?/N。分頻電路的本質(zhì)是加法計數(shù)器的變種。本課題需要用到 8分頻電路，只需要實(shí)現(xiàn)一個模為 3的計數(shù)器，然后把模為 3的計數(shù)器的最高位直接賦給分頻器的輸出信號，即可得到所需的分頻信號。 8 分頻器的 VHDL 代碼如下： Library ieee。 Use 。 Use 。 Entity fpq is Port (clk: in std_logic。 div8: out std_logic)。 end fpq。 Architecture behave of fpq is Signal t:std_logic_vector(2 downto 0)。 Begin process(clk) begin if (clk39。event and clk=39。139。 ) then t=t+1。 end if。 div8=t(2)。 end process。 end。 建立仿真波形文件，仿真波形如 圖 所示 ： 圖 分頻器電路仿真波形 南昌航空大學(xué)學(xué)士學(xué)位論文 28 仿真波形分析： 從仿真波形可以看到分頻器將 一個時鐘分成 8個，是輸出的時鐘頻率變?yōu)檩斎氲?1/8。 其 RTL 圖 如圖 ： 圖 分頻器電路 RTL圖 8 路 串并轉(zhuǎn)換電路的設(shè)計 及仿真 串并轉(zhuǎn)換電路的功能是將串行輸入轉(zhuǎn)換成并行輸出。本課題設(shè)計了一個 8 路的 8位 串并轉(zhuǎn)換電路，將串行輸入的序列轉(zhuǎn)化為并行進(jìn) 行輸出。 其頂層文件 VHDL 代碼如下 ： LIBRARY IEEE。 USE 。 ENTITY cb IS PORT( clk,din1,din2,din3,din4,din5,din6,din7,din8:in std_logic。 dout1,dout2,dout3,dout4,dout5,dout6,dout7,dout8:out std_logic_vector(7 downto 0) )。 end。 architecture behave of cb is ponent cb1 port(clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0))。 end ponent。 ponent cb2 port(clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0))。 南昌航空大學(xué)學(xué)士學(xué)位論文 29 end ponent。 ponent cb3 port(clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0))。 end ponent。 ponent cb4 port(clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0))。 end ponent。 ponent cb5 port(clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0))。 end ponent。 ponent cb6 port(clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0))。 end ponent。 ponent cb7 port(clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0))。 end ponent。 ponent cb8 port(clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0))。 end ponent。 begin u1: cb1 port map (clk=clk,din=din1,dout=dout1)。 u2: cb2 port map (clk=clk,din=din2,dout=dout2)。 u3: cb3 port map (clk=clk,din=din3,dout=dout3)。 u4: cb4 port map (clk=clk,din=din4,dout=dout4)。 u5: cb5 port map (clk=clk,din=din5,dout=dout5)。 南昌航空大學(xué)學(xué)士學(xué)位論文 30 u6: cb6 port map (clk=clk,din=din6,dout=dout6)。 u7: cb7 port map (clk=clk,din=din7,dout=dout7)。 u8: cb8 port map (clk=clk,din=din8,dout=dout8)。 end。 其中一路的串并轉(zhuǎn)換電路 VHDL 設(shè)計代碼如下： LIBRARY IEEE。 USE 。 ENTITY cb IS PORT( clk,din:in std_logic。 dout:out std_logic_vector(7 downto 0) )。 end entity cb。 architecture behave of cb is begin process(clk) variable i:integer range 0 to 8。 variable t:std_logic_vector(7 downto 0)。 begin if clk = 39。139。 then t(7 downto 0):=t(6 downto 0)amp。din。 i:=i+1。 if i=8 then dout=t。 i:=0。 end if。 end if。 end process。 end architecture behave。 建立仿真波形文件，其仿真波形如 圖 所示 ： 南昌航空大學(xué)學(xué)士學(xué)位論文 31 圖 串并轉(zhuǎn)換電路仿真波形 仿真結(jié)果分析 :從仿真波形串并轉(zhuǎn)換電路將串行序“ 110010001111000110010001” 轉(zhuǎn)化為 8 為的并行數(shù)據(jù)數(shù)據(jù)進(jìn)行輸出。 其 RTL 圖 如圖 所示 ： 圖 串并轉(zhuǎn)換電路 RTL圖 奇偶校驗(yàn)電路設(shè)計 及仿真 奇偶校驗(yàn)電路是一種非常簡單的檢錯電路，在計算機(jī)數(shù)據(jù)傳輸中得到廣泛的應(yīng)用。本課題設(shè)計一個 8位的奇偶校驗(yàn)器，對 8位并行輸入的數(shù)據(jù)進(jìn)行奇偶校驗(yàn)，當(dāng) 8位并行輸入數(shù)據(jù)中有奇數(shù)個“ 1”輸出為 1，有偶數(shù)個“ 1”則輸出為 0。 8 路的奇偶校驗(yàn)電路頂層文件 VHDL 代碼如下： library ieee。 use 。 南昌航空大學(xué)學(xué)士學(xué)位論文 32 use 。 use 。 entity jo is port(b1,b2,b3,b4,b5,b6,b7,b8:in std_logic_vector(7 downto 0)。 y1,y2,y3,y4,y5,y6,y7,y8:out std_logic)。 end jo。 architecture behav of jo is ponent jo1 port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end ponent。 ponent jo2 port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end ponent。 ponent jo3 port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end ponent。 ponent jo4 port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end ponent。 ponent jo5 port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end ponent。 ponent jo6 port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end ponent。 南昌航空大學(xué)學(xué)士學(xué)位論文 33 ponent jo7 port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end ponent。 ponent jo8 port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end ponent。 begin u1: jo1 port map (b=b1,y=y1)。 u2: jo2 port map (b=b2,y=y2)。 u3: jo3 port map (b=b3,y=y3)。 u4: jo4 port map (b=b4,y=y4)。 u5: jo5 port map (b=b5,y=y5)。 u6: jo6 port map (b=b6,y=y6)。 u7: jo7 port map (b=b7,y=y7)。 u8: jo8 port map (b=b8,y=y8)。 end。 其 中 一路的奇偶校驗(yàn)電路 VHDL 代碼如下： library ieee。 use 。 use 。 use 。 entity jo is port(b:in std_logic_vector(7 downto 0)。 y:out std_logic)。 end jo。 architecture behav of jo is begin process (b) variable tmp:std_logic。 南昌航空大學(xué)學(xué)士學(xué)位論文 34 begin tmp:=39。039。 for n in 0 to 7 loop tmp:=tmp xor b(n)。 end loop。 y=tmp。 end process。 end behav。 建立波形文件，其仿真波形 如 圖 所示 ： 圖 奇偶校驗(yàn)電路仿真波形 仿真波形結(jié)果分析：從 仿真結(jié)果可以看到，當(dāng)輸入信號為 00000010，為奇數(shù)個 1 時輸出為 1，當(dāng)輸入信號為 00000011，為偶數(shù)個 1時輸出為 0，實(shí)現(xiàn)了 8位奇偶校驗(yàn)的基本功能。 其 RTL 圖 如圖 ： 圖 奇偶校驗(yàn)電路 RTL 圖 南昌航空大學(xué)學(xué)士學(xué)位論文 35 及仿真 ： 上述章節(jié)已對序列檢測器 各 電路 的功能和工作原理進(jìn)行了詳細(xì)描述。現(xiàn)在將各部分電路整合成電路系統(tǒng)， 調(diào)用 各個子模塊 后如圖 所示： 圖 序列檢測器總體電路 南昌航空大學(xué)學(xué)士學(xué)位論文 36 建立