【正文】 uty : out std_logic)。 end ponent。 ponent xljcq5 port(din,clk: in std_logic。 dout,outy : out std_logic)。 end ponent。 ponent xljcq6 port(din,clk: in std_logic。 dout,outy : out std_logic)。 end ponent。 ponent xljcq7 port(din,clk: in std_logic。 dout,outy : out std_logic)。 end ponent。 ponent xljcq8 port(din,clk: in std_logic。 dout,outy : out std_logic)。 end ponent。 begin u1: xljcq1 port map (din=din1,clk=clk,dout=dout1,outy=outy1)。 u2: xljcq1 port map (din=din2,clk=clk,dout=dout2,outy=outy2)。 u3: xljcq1 port map (din=din3,clk=clk,dout=dout3,outy=outy3)。 南昌航空大學學士學位論文 19 u4: xljcq1 port map (din=din4,clk=clk,dout=dout4,outy=outy4)。 u5: xljcq1 port map (din=din5,clk=clk,dout=dout5,outy=outy5)。 u6: xljcq1 port map (din=din6,clk=clk,dout=dout6,outy=outy6)。 u7: xljcq1 port map (din=din7,clk=clk,dout=dout7,outy=outy7)。 u8: xljcq1 port map (din=din8,clk=clk,dout=dout8,outy=outy8)。 end。 其 中 第一路 的 VHDL 設計代碼如下： library ieee。 use 。 entity xljcq is port(din,clk: in std_logic。 dout,outy : out std_logic)。 end xljcq。 architecture behav of xljcq is signal q : integer range 0 to 8。 signal d : std_logic_vector(7 downto 0)。 begin D=11100101。置入待檢測序列 process (clk) begin if clk39。event and clk=39。139。 then case q is when 0= if din=d(0) then q=1。else q=0。end if。 when 1= if din=d(1) then q=2。else q=0。end if。 when 2= if din=d(2) then q=3。else q=0。end if。 when 3= if din=d(3) then q=4。else q=0。end if。 when 4= if din=d(4) then q=5。else q=0。end if。 when 5= if din=d(5) then q=6。else q=0。end if。 when 6= if din=d(6) then q=7。else q=0。end if。 when 7= if din=d(7) then q=8。else q=0。end if。 when others = q=0。 南昌航空大學學士學位論文 20 end case。 end if。 end process。 process(q) begin if q=8 then dout=39。139。 else dout=39。039。 end if。 end process。 outy=din。 end behav。 建立仿真波形文件，其仿真波形如 圖 所示 ： 圖 第 一路檢測器電路仿真波形 仿真波形分析：待檢測序列為“ 11100101”，從仿真波形看出輸入序列中含有“ 11100101”這個序列，所以 dout 輸出為“ 1”， outy 輸出檢測器輸入的序列。 其 RTL 圖如 圖 ： 圖 檢測器 RTL圖 南昌航空大學學士學位論文 21 8 路 十六進制計數(shù)器的設計 及仿真 本課題中十六進制計數(shù)器的功能是對序列檢測器檢測到待檢測序列 的次數(shù)進行計數(shù)，并以四位二進制碼進行輸出。 8 路十六進制計數(shù)器頂層文件 VHDL 程序代碼如下： Library ieee。 Use 。 Use 。 Entity count16 is Port (clk:in std_logic。 en1,en2,en3,en4,en5,en6,en7,en8:in std_logic。 dout1,dout2,dout3,dout4,dout5,dout6,dout7,dout8:out std_logic_vector(3 downto 0))。 end 。 Architecture behave of count16 is ponent count16_1 port(clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end ponent。 ponent count16_2 port(clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end ponent。 ponent count16_3 port(clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end ponent。 ponent count16_4 port(clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end ponent。 南昌航空大學學士學位論文 22 ponent count16_5 port(clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end ponent。 ponent count16_6 port(clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end ponent。 ponent count16_7 port(clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end ponent。 ponent count16_8 port(clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end ponent。 begin u1: count16_1 port map(clk=clk,en=en1,dout=dout1)。 u2: count16_2 port map(clk=clk,en=en2,dout=dout2)。 u3: count16_3 port map(clk=clk,en=en3,dout=dout3)。 u4: count16_4 port map(clk=clk,en=en4,dout=dout4)。 u5: count16_5 port map(clk=clk,en=en5,dout=dout5)。 u6: count16_6 port map(clk=clk,en=en6,dout=dout6)。 u7: count16_7 port map(clk=clk,en=en7,dout=dout7)。 u8: count16_8 port map(clk=clk,en=en8,dout=dout8)。 end。 其中一路十六進制計數(shù)器的 VHDL 設計代碼如下： Library ieee。 Use 。 Use 。 南昌航空大學學士學位論文 23 Entity count16 is Port (clk:in std_logic。 en:in std_logic。 dout: out std_logic_vector(3 downto 0))。 end count16。 Architecture behave of count16 is Signal q:std_logic_vector(3 downto 0)。 Begin process(clk) begin if (clk39。event and clk=39。139。 ) then if en=39。139。 then q=q+1。 else q=q。 end if 。end if 。 end process。 dout=q。 End behave。 建立仿真波形文件，其仿真波形如 圖 所示 ： 圖 仿真波形分析：從仿真波形可知，計數(shù)器初值為“ 0000”，當使能端 en=1 時，計數(shù)器就計數(shù)一次，計數(shù)時使能端有 3 次等于 1，所以計數(shù)器計數(shù) 3 次，輸出為“ 0011”，實現(xiàn)了該模塊的邏輯功能。 其 RTL 電路圖如 圖 ： 南昌航空大學學士學位論文 24 圖 十六進制計數(shù)器 RTL圖 路設計 及仿真 數(shù) 字系統(tǒng)內(nèi)部大多采用二進制或十六進制數(shù)據(jù)，但是在日常生活中幾乎都用十進制。因此，為了方便而且能夠顯 示 按鍵值 ， 本 設計 使用 七段 數(shù)碼管作為計數(shù)器計數(shù)次數(shù)的 顯示電路。 七段 數(shù)碼管通常分為共陽極和共陰極兩種，它們 可以等效 為 7個 LED(不考慮小數(shù)點 )的連接電路， 圖 的等效電路 。 圖 七段 數(shù)碼管等效電路 如果 要點亮七段 數(shù)碼管 并顯現(xiàn)一個 “ 5” 的數(shù)字符號，則輸入的七段顯示碼是1101101，而且這個碼字的 左邊為高 位右邊為低位 ， 其對應管腳 順序是“ g f e d c b a” 。表 。 表 十六進制對共陰極七段顯示碼的轉(zhuǎn)換表 南昌航空大學學士學位論文 25 七段譯碼顯示電路 VHDL 代碼如下： LIBRARY IEEE。 USE 。 ENTITY led7 IS PORT (A :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END。 ARCHITECTURE one OF led7 IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000= LED7S =0111111。 WHEN 0001= LED7S =0000110。 WHEN 0010= LED7S =1011011。 WHEN 0011= LED7S =1001111。 WHEN 0100= LED7S =1100110。 WHEN 0101= LED7S =1101101。 WHEN 0110= LED7S =1111101。 WHEN 0111= LED7S =0000111。 WHEN 1000= LED7S =1111111。 WHEN 1001= LED7S =1101111。 WHEN 1010