基于fpga的電子搶答器的程序設(shè)計(jì)畢業(yè)設(shè)計(jì)(編輯修改稿)
2024-07-15 14:32 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 何具體器件的硬件特性。③綜合，綜合就是行為或者功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成低層次門(mén)級(jí)電路的網(wǎng)表。④布局布線(xiàn)，就是將綜合后的網(wǎng)表文件針對(duì)某一個(gè)具體的目標(biāo)器件進(jìn)行邏輯映射。此時(shí)應(yīng)該使用FPGA廠(chǎng)商提供的實(shí)現(xiàn)與布局布線(xiàn)工具，根據(jù)所選芯片的型號(hào)，進(jìn)行芯片內(nèi)部功能單元的實(shí)際連接與映射。⑤時(shí)序驗(yàn)證，就是要使得時(shí)序仿真過(guò)程中，建立與保持時(shí)間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。使仿真既包含門(mén)延時(shí)，又包含線(xiàn)延時(shí)信息。能較好地反映芯片的實(shí)際工作情況。⑥生成SOF等文件，此文件可以通過(guò)調(diào)試器把它下載到系統(tǒng)中間去。而FPGA設(shè)計(jì)流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。而驗(yàn)證的話(huà)就需要用戶(hù)花費(fèi)大量的時(shí)間去完成。 Quartus II軟件Quartus II是Altera提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus II上可以完成設(shè)計(jì)輸入、HDL綜合、布線(xiàn)布局（適配）、仿真和下載和硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿(mǎn)足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus II設(shè)計(jì)工具完全支持VHDL、Verylog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。同樣，Quartus II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis amp。 Synthesis）、適配器（Filter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等。可以通過(guò)選擇Start Complication來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇Start單獨(dú)運(yùn)行各個(gè)模塊。還可以通過(guò)選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運(yùn)行該模塊來(lái)啟動(dòng)編輯器模塊。在Complier Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其他相關(guān)窗口。Quartus II編譯設(shè)計(jì)的主控界面顯示了Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。 圖1 Quartus II設(shè)計(jì)流程3系統(tǒng)設(shè)計(jì) 系統(tǒng)設(shè)計(jì)要求搶答器是在競(jìng)賽、文體娛樂(lè)活動(dòng)（搶答活動(dòng)）中，能準(zhǔn)確、公正、直觀(guān)地判斷出搶答者的機(jī)器。本設(shè)計(jì)使用硬件描述語(yǔ)言VHDL設(shè)計(jì)基于FPGA的電子搶答器的源程序。要求實(shí)現(xiàn)如下功能：設(shè)計(jì)一個(gè)四路搶答器；在一路成功搶答有效后，其他三路均不能搶答，并且將搶答成功的一路用指示燈顯示出來(lái)。 系統(tǒng)設(shè)計(jì)方案 系統(tǒng)硬件設(shè)計(jì)方案本設(shè)計(jì)分為硬件設(shè)計(jì)和軟件設(shè)計(jì)，這兩者相互結(jié)合，不可分離；從時(shí)間上看，硬件設(shè)計(jì)的絕大部分工作量是在最初階段，到后期往往還要做一些修改。只要技術(shù)準(zhǔn)備充分，硬件設(shè)計(jì)的大返工是比較少的，軟件設(shè)計(jì)的任務(wù)貫徹始終，到中后期基本上都是軟件設(shè)計(jì)任務(wù)?！ ? 圖2 硬件設(shè)計(jì)流程 系統(tǒng)軟件設(shè)計(jì)方案軟件設(shè)計(jì)和硬件電路設(shè)計(jì)應(yīng)結(jié)合進(jìn)行，哪些功能由硬件完成，哪些任務(wù)由軟件完成，在硬件電路設(shè)計(jì)基本定型后，也就基本上決定下來(lái)了。軟件任務(wù)分析環(huán)節(jié)是為軟件設(shè)計(jì)做一個(gè)總體規(guī)劃。從軟件的功能來(lái)看可分為兩大類(lèi)：一類(lèi)是執(zhí)行軟件，它能完成各種實(shí)質(zhì)性的功能，如測(cè)量，計(jì)算，顯示，輸出控制和通信等，另一類(lèi)是監(jiān)控軟件，它是專(zhuān)門(mén)用來(lái)協(xié)調(diào)各執(zhí)行模塊和操作者的關(guān)系，在系統(tǒng)軟件中充當(dāng)組織調(diào)度角色的軟件。這兩類(lèi)軟件的設(shè)計(jì)方法各有特色，執(zhí)行軟件的設(shè)計(jì)偏重算法效率，與硬件關(guān)系密切，千變?nèi)f化。軟件任務(wù)分析時(shí)，應(yīng)將各執(zhí)行模塊一一列出，并為每一個(gè)執(zhí)行模塊進(jìn)行功能定義和接口定義（輸入輸出定義）。在各執(zhí)行模塊進(jìn)行定義時(shí)，將要牽扯到的數(shù)據(jù)結(jié)構(gòu)和數(shù)據(jù)類(lèi)型問(wèn)題也一并規(guī)劃好。各執(zhí)行模塊規(guī)劃好后，就可以監(jiān)控程序了。首先根據(jù)系統(tǒng)功能和鍵盤(pán)設(shè)置選擇一種最適合的監(jiān)控程序結(jié)構(gòu)。相對(duì)來(lái)講，執(zhí)行模塊任務(wù)明確單純，比較容易編程，而監(jiān)控程序較易出問(wèn)題。這如同當(dāng)一名操作工人比較容易，而當(dāng)一個(gè)廠(chǎng)長(zhǎng)就比較難了?！ D3 軟件設(shè)計(jì)流程３. 系統(tǒng)原理詳述 圖4 具有完整搶答器功能的結(jié)構(gòu)圖根據(jù)對(duì)系統(tǒng)設(shè)計(jì)要求的分析可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕S0，S1，S2，S3輸入，復(fù)位信號(hào)CLEAR用于控制整個(gè)系
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