【正文】 ，片選模塊，定時報警模塊和譯碼模塊。系統(tǒng)達到要求：在一路成功搶答有效后，其他三路均不能搶答，并且將搶答成功的一路用指示燈顯示出來。通過分析多功能搶答器各單元電路之間的關(guān)系及相互影響，從而能正確設(shè)計、計算定時計數(shù)的各個單元電路。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言 。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點VHDL語言目前在數(shù)字設(shè)計領(lǐng)域已為廣大設(shè)計者所接受，眾多CAD廠商紛紛使自己新開發(fā)的電子設(shè)計軟件與VHDL兼容，VHDL語言成了電子設(shè)計工程師必須掌握的工具。應(yīng)用VHDL進行工程設(shè)計的優(yōu)點是多方面的。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。三、VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。四、對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 FPGA開發(fā)過程與應(yīng)用隨著現(xiàn)場可編程邏輯器件越來越高的集成度，加上不斷出現(xiàn)的I/O標準、嵌入功能、高級時鐘管理的支持，使得現(xiàn)場可編程邏輯器越來越廣泛。從最初的一千多可利用門，發(fā)展到90年代的幾十萬個可利用門，到十一世紀又陸續(xù)推出了幾千萬門的單片F(xiàn)PGA芯片。 FPGA工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 　　4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復使用。當需要修改FPGA功能時，只需換一片EPROM即可。因此，F(xiàn)PGA的使用非常靈活。它是利用這些輸入去描述一個電路的功能。在功能上面來了解電路是否能夠達到預期要求。③綜合，綜合就是行為或者功能層次表達的電子系統(tǒng)轉(zhuǎn)換成低層次門級電路的網(wǎng)表。此時應(yīng)該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內(nèi)部功能單元的實際連接與映射。使仿真既包含門延時，又包含線延時信息。⑥生成SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。而驗證的話就需要用戶花費大量的時間去完成。Quartus II在21世紀初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。Altera的Quartus II 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為Altera　DSP開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。編譯器包括的功能模塊有分析/綜合器（Analysis amp。可以通過選擇Start Complication來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。在Complier Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。 　　　　　　　　　　圖1 Quartus II設(shè)計流程3系統(tǒng)設(shè)計 系統(tǒng)設(shè)計要求搶答器是在競賽、文體娛樂活動（搶答活動）中，能準確、公正、直觀地判斷出搶答者的機器。要求實現(xiàn)如下功能：設(shè)計一個四路搶答器；在一路成功搶答有效后，其他三路均不能搶答，并且將搶答成功的一路用指示燈顯示出來。只要技術(shù)準備充分，硬件設(shè)計的大返工是比較少的，軟件設(shè)計的任務(wù)貫徹始終，到中后期基本上都是軟件設(shè)計任務(wù)。軟件任務(wù)分析環(huán)節(jié)是為軟件設(shè)計做一個總體規(guī)劃。這兩類軟件的設(shè)計方法各有特色，執(zhí)行軟件的設(shè)計偏重算法效率，與硬件關(guān)系密切，千變?nèi)f化。在各執(zhí)行模塊進行定義時，將要牽扯到的數(shù)據(jù)結(jié)構(gòu)和數(shù)據(jù)類型問題也一并規(guī)劃好。首先根據(jù)系統(tǒng)功能和鍵盤設(shè)置選擇一種最適合的監(jiān)控程序結(jié)構(gòu)。這如同當一名操作工人比較容易，而當一個廠長就比較難了。在主持人將系統(tǒng)復位并使搶答有效開始后，S0，S1，S2，S3任何第一搶答者按下?lián)尨鸢粹o，對應(yīng)的輸入引腳接高電位1，電路記憶下第一搶答者身份，并封鎖其他各組的按鈕，即其他任何一組按鍵都不會使電路響應(yīng)，完成搶答過程。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號的鑒別和鎖存功能，指示燈顯示