時(shí)序邏輯電路設(shè)計(jì)ppt課件(編輯修改稿)
2025-05-27 18:20 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 B(a) 電路圖XDQCLKCLKCLKCLK圖 僅用 NMOS傳輸管的主從寄存器(b) 一對(duì)時(shí)鐘重疊非理想時(shí)鐘信號(hào). 21合肥工業(yè)大學(xué)應(yīng)用物理系? 解決方案：– 采用兩相不重疊時(shí)鐘，并保持兩相時(shí)鐘之間的不重疊時(shí)間足夠長(zhǎng)PHI2PHI1主級(jí) 采樣從級(jí) 保持主級(jí) 保持從級(jí) 采樣動(dòng)態(tài)存儲(chǔ)tnon_overlapPHI1PHI1AB(a)電路圖XDQPHI2PHI2圖 偽靜態(tài)兩相位 D寄存器(b)兩相不重疊時(shí)鐘非理想時(shí)鐘信號(hào). 22合肥工業(yè)大學(xué)應(yīng)用物理系 低電壓靜態(tài)鎖存器? 降低到低電源電壓時(shí)要求使用閾值減小的器件，然而這會(huì)產(chǎn)生顯著亞閾值漏電功耗的負(fù)面影響? 為了克服在寄存器閑置期間高漏電的問題，使用多閾值器件圖 采用多閾值 CMOS解決漏電問題. 23合肥工業(yè)大學(xué)應(yīng)用物理系 靜態(tài) SR觸發(fā)器 —— 用強(qiáng)信號(hào)直接寫數(shù)據(jù)? 采用 NOR門的 SR觸發(fā)器? 采用 NAND門的 SR觸發(fā)器(a)電路圖 (b)邏輯符號(hào) (c)真值表Forbidden StateSSRRS 00 Q101 0010 1011 0R QSQRQ. 24合肥工業(yè)大學(xué)應(yīng)用物理系時(shí)鐘控制 SR鎖存器– 包括一對(duì)交叉耦合的反相器，加上 4個(gè)額外的晶體管來(lái)驅(qū)動(dòng)觸發(fā)器從一種狀態(tài)轉(zhuǎn)變到另一種狀態(tài)，并實(shí)現(xiàn)同步圖 有比 CMOS SR鎖存器110 0onoffoff? onoff? on? 01 ?onoffoffon? on? on? off? offM1S RclkclkQM2M3M4M5M6M7M8 0 ? 10 ? 1Q靜態(tài) SR觸發(fā)器. 25合肥工業(yè)大學(xué)應(yīng)用物理系例 時(shí)鐘控制 SR鎖存器的晶體管尺寸W/L5 and 6Q (Volts)time (ns)0 1 2012W = 1?m3VoltsQ SW = ?mW = ?mW = ?mW = ?mW = ?mA. DC輸出電壓和下拉器件尺寸 M56的關(guān)系B. 瞬態(tài)響應(yīng)表明 M5和 M6各自的 W/L比應(yīng)大于 3以切換 SR觸發(fā)器. 26合肥工業(yè)大學(xué)應(yīng)用物理系 動(dòng)態(tài)鎖存器和寄存器? 靜態(tài)電路– 只要電源電壓加在該電路上，它所保存的值就一直有效– 缺點(diǎn)是它比較復(fù)雜? 動(dòng)態(tài)電路– 將電荷暫時(shí)存儲(chǔ)在寄生電容上– 為了保證信號(hào)的完整性，需要周期性地刷新該值DCLKCLKQCLKCLKCLKDQ. 27合肥工業(yè)大學(xué)應(yīng)用物理系 動(dòng)態(tài)傳輸門邊沿觸發(fā)寄存器T1 T2I1 I2 MDC1 C2clkclkclkclk clkclk主級(jí) 采樣從級(jí) 保持 主級(jí) 保持從級(jí) 采樣主級(jí) 從級(jí)tsu =thold =tcq =tpd_tx02 tpd_inv + tpd_tx. 28合肥工業(yè)大學(xué)應(yīng)用物理系重疊時(shí)鐘的影響T1 T2I1 I2 MDC1 C2clkclkclkclk clkclk 00 重疊 競(jìng)爭(zhēng)的限制條件 toverlap00 tT1 +tI1 + tT2
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