常用時(shí)序電路設(shè)計(jì)ppt課件(編輯修改稿)
2025-01-04 04:15 本頁面
【文章內(nèi)容簡介】 tmp2。 tmp4=tmp3。 tmp5=tmp4。 tmp6=tmp5。 tmp7=tmp6。 dout=tmp7。 end endmodule 串入串出移位寄存器參考設(shè)計(jì) 串入并出 shift register 4 位串行輸入并行輸出移位寄存器的邏輯電路如圖所示。該寄存器由 4個(gè)同步 D觸發(fā)器組成這種 D觸發(fā)器的 R端是是非同步清零端。 /******************************************\ 串入并出移位寄存器參考設(shè)計(jì)\******************************************/ module shift_2（ din,clk,clr,q)。 input din,clk,clr。 output [3:0] q。 reg [3:0] q。 always@(posedge clk or negedge clr) begin if(clr==1’b0) q=4’b0000。 else q[0]=din。 q=q1。 end endmodule 串入并出移位寄存器參考設(shè)計(jì) 并入串出 shift register ? 并入串出移位寄存器可以將一組二進(jìn)制數(shù)并行送入一組寄存器，然后把這些數(shù)據(jù)串行從寄存器內(nèi)輸出。 ? 一個(gè)同步并入串出移位寄存器的基本管腳： 并行輸出輸入端： data 時(shí)鐘脈沖輸入端： clk 加載數(shù)據(jù)端： load 串行數(shù)據(jù)輸出端： dout /******************************************\ 串入并出 shift register參考設(shè)計(jì) \******************************************/ module shift3（ clk,din, load,q)。 input clk,load。 input [3:0] din。 output q。 reg q。 reg [3:0] tmp。 always@(posedge clk ) begin if(load==1’b1) tmp=din。 else begin tmp=tmp1。 tmp[0]=1’b0。 end q=tmp[3]。 end endmodule 串入并出 shift register參考設(shè)計(jì) 計(jì)數(shù)器設(shè)計(jì) ? 計(jì)數(shù)器是一種典型的時(shí)序器件，常用于對(duì)時(shí)鐘脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，還用于定時(shí)，分頻，產(chǎn)生同步脈沖。 ? 按觸發(fā)方式分：同步計(jì)數(shù)器和異步計(jì)數(shù)器。 ? 最容易的計(jì)數(shù)器設(shè)計(jì)就是 t=t+1，但是你可能得不到最好的結(jié)果。 基本計(jì)數(shù)器的設(shè)計(jì) ? 基本計(jì)數(shù)器只能實(shí)現(xiàn)單一遞增或遞減計(jì)數(shù)功能沒有其他控制端。 ? 以遞增計(jì)數(shù)器為例，介紹其 Verilog HDL設(shè)計(jì)方法。 遞增計(jì)數(shù)器基本引腳： ? 時(shí)鐘輸入端： clk ? 計(jì)數(shù)輸出端： t Verilog HDL參考設(shè)計(jì)（ 1） module count (clk,t)。 input clk。 output [2:0] t。 reg [2:0] t。 always@(posedge clk ) begin if(t==7) t=0。 else t=t+1。 end endmodule module t (clk,t)。 input clk。 output [2:0] t。
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