【文章內(nèi)容簡介】 。 北京大學信息科學技術學院學士論文 王子一 11 以產(chǎn)生從 0 到 1 的軟失效為例，由施密特觸發(fā)器構成抗軟失效電路的基本思想是：先經(jīng)過一級電壓降低電路，使得產(chǎn)生的軟失效的電壓脈沖高度不超過Vth+。利用施密特觸發(fā)的電壓傳輸特性：對于正向變化的輸入信號，只有輸入信號的值超過閾值 Vth+,才會發(fā)生輸出電壓從 0到 1的變化。從而使脈 沖高度小于施密特觸發(fā)器正向閾值的軟失效不會在輸出端產(chǎn)生影響。 由施密特觸發(fā)構成的抗軟失效鎖存器的電路如圖 35所示，電路由 2 個傳輸門和一個施密特觸發(fā)器構成 [9]。 圖 35 施密特觸發(fā)器構成的抗軟失效鎖存器 當 CLK=1 時，鎖存器處于透明狀態(tài)，輸入信號經(jīng)過 TG1 和施密特觸發(fā)器傳遞到輸出，如果輸入信號包含 SET，那么首先在進過 TG1 時，由于傳輸門中的 MOS管所構成的 RC 網(wǎng)絡的作用，會降低瞬時脈沖電壓高度，再經(jīng)過施密特觸發(fā)器可以消除 SET 的作用，如圖 36 所示 [9]。 圖 36 施密特觸發(fā)器和傳輸門消除軟失效的示意圖 當 CLK=0 時，鎖存器處于保持狀態(tài)， TG1 斷開， TG2 導通，與圖 36 示意一致，如果在電路中發(fā)生軟失效，經(jīng)過施密特觸發(fā)器和傳輸門作用后可以消除軟失北京大學信息科學技術學院學士論文 王子一 12 效，從而構成抗軟失效的鎖存器。 但是由施密特觸發(fā)構成的抗軟失效電路存在問題，對于器件尺寸的要求較高，第一級的傳輸門或者電壓降低電路必須將產(chǎn)生瞬態(tài)脈沖電壓降低到施密特觸發(fā)器正向閾值電壓 Vth+以下，否則無法起到抗軟失效的作用。其中用傳輸門電路降低電壓由于器件 RC 值不同，可能導致這一要求不能很好的實現(xiàn)。而其他的電壓降低電路的 面積和功耗開銷太大，導致基于施密特觸發(fā)器的抗軟失效電路的實際應用價值并不大。 DICE 存儲單元 DICE（ Dual Interlocked Cell）存儲單元的結構如圖 37 所示， DICE 存儲單元有 4個存儲節(jié)點，可以有效的防止軟失效發(fā)生，利用自身的反饋機制在存儲單元內(nèi)部真正的消除軟失效 [7]。 圖 37 DICE 結構單元 當正常工作時， DICE 電路由 2 種情況。（ 1）當 A=1 時， MN4 處于導通狀態(tài)，D=0， D=0 使 MP1 導通，同時 C=1，使 MN2 導通， B=0， MP3 導通。電路中存在的反饋機制使得 A=C=1， B=D=0；（ 2）當 A=0 時， MP2 處于導通的狀態(tài)， B=1，同時C=0使 MP4 導通，從而使 D=1，電路中存在的反饋機制使得 A=C=0， B=D=1。 在第一種情況下，假設 A 點受到軟失效的影響，發(fā)生從 1到 0的翻轉(zhuǎn)，那么MP2 將處于導通的狀態(tài)， B 從 0 變化到 1，但是 C 和 D 的存儲狀態(tài)并不會發(fā)生改變， D=0的值仍將是 MP1 導通，從而將 A點電壓重新充電到 1， B=0，從而在存儲單元內(nèi)部消除軟失效。第二種情況，假設仍是 A 點受到軟失效的影響，發(fā)生從 0到 1 的翻轉(zhuǎn)，與第一種情況類似， D的值會發(fā)生變化，但是由于 B和 C的值沒有北京大學信息科學技術學院學士論文 王子一 13 受到影響， MN1 處于導通狀態(tài)，將 A點重新放電到 0，回到最初的正確狀態(tài)?？梢娫?DICE 電路中無論 4 個節(jié)點中的哪個節(jié)點受到軟失效的影響，都會存在不受影響的其余節(jié)點將其電壓恢復到原理的值。 DICE 的優(yōu)勢在于無論電路中 MOS 管的尺寸如何，存儲單元都能利用自身的結構特點消除產(chǎn)生的 SEU，從而起到抗軟失效的作用。 為了更好的實現(xiàn)抗軟失效的功能，可以將 DICE 存儲單元和 Celement 結合起來，如圖 38所示，電路所實現(xiàn)的功能是鎖存器 [6]。 圖 38 DICE 和 Celement構成的鎖存器 用 DICE 代替了原來的雙穩(wěn)態(tài)電路，當 CLK=1 時，鎖存器處于透明狀態(tài)， D的值直接傳輸?shù)捷敵?Q。當 CLK=0時，鎖存器處于保持階段，通過 DICE 單元的 B、D節(jié)點寫入數(shù)據(jù)，通過 A、 C節(jié)點讀出數(shù)據(jù)，如果 DICE 器件中的任意節(jié)點受到軟失效的作用，那么通過 DICE 結構特點可以消除失效。同時在軟失效作用期間，DICE 單元恢復正常狀態(tài)需要一定時間，在恢復的過程中輸出電路的 Celement可以保證輸出不會受到軟失效的作用，使得鎖存器抗軟失效的能力得到進一步的加強。 本章小結 本章重點介紹了三重冗余技術、基于 Celement 單元抗軟失效電路，施密特觸發(fā)器抗軟失效電路和 DICE 存儲單元 4 種比較常見的抗軟失效電路以及構成的北京大學信息科學技術學院學士論文 王子一 14 時序邏輯電路單元，當然除了這幾種抗軟失效電路外還有一些其他比較經(jīng)典的電路結構，例如下文將重點分析的 Quatro8T 存儲單元。 通過對不同軟失效電路的分析，我們可以發(fā)現(xiàn)雖然抗軟失效實現(xiàn)的方式不盡相同，而且各自都具有優(yōu)缺點，但是其核心的思想都是一致的，就是在電路中引入冗余的不受影響的單元或者存儲節(jié)點，利用反饋或者電路的邏輯結構，用這些不受影響的節(jié)點去將發(fā)生了狀態(tài)翻轉(zhuǎn) 的節(jié)點修正過來，從而消除軟失效對電路的影響?？梢哉f這是目前的抗軟失效電路的基本思路，也是我們?nèi)蘸笤O計和分析軟失效電路問題所應該重點思考的問題。 北京大學信息科學技術學院學士論文 王子一 15 第四章 Quatro8T 單元分析及改進電路 本章 將分析應用廣泛的 Quatro8T 電路工作原理以及存在的問題，提出自己的改進電路，從而提高傳統(tǒng)單元的抗軟失效能力。同時將用新提出的單元構建鎖存器和不同類型的觸發(fā)器，用 Hspice40nm 工藝庫進行仿真，驗證邏輯功能的正確行，并在速度、面積、功耗等方面進行比較。 Quatro8T 單元簡介 Quatro8T 單元是有 8個 MOS管所構成的基本存儲單元，如圖 41所示 [8]。與第三章介紹的 DICE 單元類似，包括 4個存儲節(jié)點，其中 2個為主要的存儲節(jié)點，其消除軟失效的基本思想仍是引入冗余的存儲節(jié)點，下面重點將分析Quatro8T的工作原理以及存在的對于從 0到 1軟失效可能導致電路存儲信息翻轉(zhuǎn)的問題。 圖 41 Quatro8T 電路結構 Quatro8T單元工作原理 當電路正常工作時，電路有 2 種工作情況。（ 1）第一種情況：假設 A=1， MN4處于導通狀態(tài)， B點被放電至 0， A=1 同時使 MN1 導通， D點放電至 0，從而使 MP2北京大學信息科學技術學院學士論文 王子一 16 導通， C 點被充電至 1， MP4處于關斷的狀態(tài)，保持著 B=0 的狀態(tài)。此時 A=C=1，B=D=0。（ 2）第二種情況：假設 B=1，則 MN3 處于導通的狀態(tài)， A點被放電至 0，B=1同時使 MN2 處于導通的狀態(tài)， C點放電至 0， C=0使 MP1 導通， D 點被充電至1， MP3 處于關斷狀態(tài)，保持 A=0的狀態(tài)。此時 A=C=0， B=D=1。通過對 2 種可能情況的分析，可以得出以下的結論：在電路正常工作的狀態(tài)下，主存儲節(jié)點 A和 B 的邏輯值互為反向，同時 A和 C的邏輯值相等， B 和 D 的邏輯值相等。防止Quatro8T 電路正常工作的波形圖如圖 42 所示。 圖 42 分別為 A、 B、 C、 D四個存儲節(jié)點的波形圖 Quatro8T電路中存在問題分析 當 Quatro8T受到軟失效影響時，存在 2種情況。第一種情況，當 A=1 時，A=C=1， B=D=0，如果 A點受到軟失效的影響發(fā)生從 1到 0的翻轉(zhuǎn)， MN1 和 MN4 從導通變?yōu)殛P斷狀態(tài)，但是并不會改變 B、 C、 D三點的存儲值， D=0使 MP3 導通，將變?yōu)?0的 A點重新充電到 1，從而消除 A 點受到的軟失效的影響。 北京大學信息科學技術學院學士論文 王子一 17 圖 43 A 點受到從 1到 0軟失效的波形 從仿真的波形可以驗證分析的結構，在 A點輸入一個類似于軟失效的從 1 到0 的瞬時脈沖，圖 43 所示， B、 C、 D 的存儲值都沒有發(fā)生改變， A 點也會恢復到 0，從而說明 Quatro8T電路可以有效防止從 1到 0的軟失效。 第二種情況，當 A=0 時， A=C=0， B=D=1，如果 A點受到從 0 到 1 的軟失效發(fā)生翻轉(zhuǎn)， MN1 和 MN4 由原來的關斷狀態(tài)變?yōu)閷ǎ?B從 1放電到 0， D 也從 1放電0， D=0使 MP2 導通， C點從 0 充電到 1，此時 A=C=1， B=D=0，正好是 Quatro8T電路的一個穩(wěn)定狀態(tài)，電路會維持在這個狀態(tài)，從而使這個存儲單元發(fā)生狀態(tài)的翻轉(zhuǎn)，說明電路無法有效的防止從 0到 1 的軟失效的影響。用 Hspice 仿真的結構如圖 44所示。 圖 44 A 點受到從 0到 1軟失效的波形 從仿真得到的波形結構可以看到，在 A 點輸入一個類似于軟失效的從 0 到 1的脈沖波形， B 點的存儲值由原來的 1 變?yōu)?0，同時 C 和 D 兩個節(jié)點的狀態(tài)也分別發(fā)生了翻轉(zhuǎn)，電路的存儲狀態(tài)發(fā)生翻轉(zhuǎn)，從而說明 Quatro8T 無法防止從 0到 1 的軟失效。這個問題也是我們應該對電路改進的地方。 改進電路單元 從上一節(jié)的分析中可以看到傳統(tǒng)的 Quatro8T對于兩種類型的軟失效并不能都起到良好的抵抗作用，對于從 0 到 1的軟失效可能導致電路存儲單元狀態(tài)的翻轉(zhuǎn)。時序邏輯電路和存儲器的存儲單元如果發(fā)生這種軟失效，電路的功能將會產(chǎn)北京大學信息科學技術學院學士論文 王子一 18 生嚴重的錯誤。所以有必要針對這個問題提出改進電路，從而更加有效的起到抗軟失效的作用。 改進電路結構介紹 提出的改進電路結構如圖 45（左）所示，它在傳統(tǒng) Quatro8T 電路上增加了 MOS 管，從而使電路可以防止 0 到 1 軟失效使電路結構翻轉(zhuǎn)的問題。 圖 45 改進電路單元結構和傳統(tǒng) Quatro8T 單元 當電路正常工作不受到軟失效 影響時，根據(jù)之前的分析， A 和 B 的邏輯值相反，同時 A=C且 B=D，對于圖 45 所示的 MN1 和 MN3的刪端分別連接 B和 D，在正常工作的情況下可以等效成一個 NMOS 管，同理 MN2 和 MN4 也可以等效成一個NMOS。 MN5 和 MN7 的刪端分別連接 A和 B的方向，可以看成輸入一致，等效成一個 NMOS 管，同理 MN6 和 MN