華為fpga設計流程指南詳介(編輯修改稿)
2025-05-05 13:52 本頁面
【文章內容簡介】 母。（2） 為醒目起見，常數（`define定義）/參數（parameter定義）采用大寫字母。 標識符（1） 標識符采用傳統(tǒng)C語言的命名方法，即在單詞之間以“_”分開，如：max_delay、data_size等等。（2） 采用有意義的、能反映對象特征、作用和性質的單詞命名標識符，以增強程序的可讀性。（3） 為避免標識符過于冗長，對較長單詞的應當采用適當的縮寫形式，如用‘buff’代替‘buffer’，‘ena’代替‘enable’，‘addr’代替‘address’等。 參數化設計 為了源代碼的可讀性和可移植性起見，不要在程序中直接寫特定數值，盡可能采用`define語句或paramater語句定義常數或參數。 空行和空格（1） 適當地在代碼的不同部分中插入空行，避免因程序擁擠不利閱讀。（2） 在表達式中插入空格，避免代碼擁擠，包括：賦值符號兩邊要有空格；雙目運算符兩邊要有空格；單目運算符和操作數之間可沒有空格，示例如下：a = b。c = a + b。if (a == b) then ...a = ~a amp。 c。 對齊和縮進（1） 不要使用連續(xù)的空格來進行語句的對齊。（2） 采用制表符Tab對語句對齊和縮進，Tab鍵采用4個字符寬度，可在編輯器中設置。（3） 各種嵌套語句尤其是if...else語句，必須嚴格的逐層縮進對齊。 注釋必須加入詳細、清晰的注釋行以增強代碼的可讀性和可移植性，注釋內容占代碼篇幅不應少于30%。 參考C語言的資料 要形成良好的編程風格，有許多細節(jié)需要注意，可以參考資料[4]，雖然它是針對C語言的討論，但由于Verilog HDL和C語言的形式非常近似，所以里面提到的很多原則都是可以借鑒的。 可視化設計方法 為提高設計效率和適應協(xié)同設計的方式，可采用可視化的設計方法，Mentor Grahpics的Renoir軟件提供了非常好的設計模式。 可綜合設計 用HDL實現(xiàn)電路，設計人員對可綜合風格的RTL描述的掌握不僅會影響到仿真和綜合的一致性，也是邏輯綜合后電路可靠性和質量好壞最主要的因素，對此應當予以充分的重視。 學習可綜合的HDL請參考 [5][6] [7]。 學習設計的模塊劃分請參考[8]。 設計目錄 采用合理、條理清晰的設計目錄結構有助于提高設計的效率、可維護性。建議采用類似下面的目錄結構：（1）designsrc（源代碼）syn（綜合）sim（仿真）par(布局布線)（2）designver1ver2src（源代碼）syn（綜合）sim（仿真）par(布局布線)src（源代碼）
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