【文章內(nèi)容簡(jiǎn)介】 移地址由SP提供，SP始終指向棧頂。堆棧操作有壓棧（PUSH）和出棧（POP）兩種，均以字為單位。 壓棧過(guò)程：例PUSH AX ① SP←SP1 ② （SP）←AH ③ SP←SP1 ④ （SP）←AL 出棧過(guò)程：例POP BX ① BL←（SP） ② SP←SP+1 ③ BH←（SP） ④ SP←SP+1 三、微處理器的發(fā)展隨著VLSI大規(guī)模集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，微處理器的面貌日新月異，從單片集成上升到系統(tǒng)集成，性能價(jià)格比不斷提高，微處理器字長(zhǎng)從4位→8位→16位→32位→64位，發(fā)展之快，匪夷所思。 1．80286微處理器 ，集成了存儲(chǔ)管理和存儲(chǔ)保護(hù)機(jī)構(gòu)，80286將8086中BIU的EU兩個(gè)處理單元進(jìn)一步分離成四個(gè)處理單元，它們分別是總線單元BU、地址單元AU、指令單元IU和執(zhí)行單元EU。BU和AU的操作基本上和8086的BIU一樣，AU專門用來(lái)計(jì)算物理地址，BU根據(jù)AU算出的物理地址預(yù)取指令（可多達(dá)6個(gè)字節(jié)）和讀寫操作數(shù)。 80286內(nèi)部有15個(gè)16位寄存器，其中14個(gè)與8086寄存器的名稱和功能完全相同。不同之處有二：其一標(biāo)志寄存器增設(shè)了2個(gè)新標(biāo)志，一個(gè)為I/O特權(quán)層標(biāo)志IOPL（I/O Privilege），占D13D12兩位，有00、011四級(jí)特權(quán)層：其二增加了一個(gè)16位的機(jī)器狀態(tài)字（MSW）寄存器，但只用了低4位，D3為任務(wù)轉(zhuǎn)換位TS，D2為協(xié)處理器仿真位EM，D1為監(jiān)督協(xié)處理器位MP，D0為保護(hù)允許位PE；其余位都空著未用。 80286有24根地址線，16根數(shù)據(jù)線，16根控制線（其中輸出的狀態(tài)線8根，輸入的控制線8根），地址線和數(shù)據(jù)線、狀態(tài)線不再分時(shí)復(fù)用。80286封裝在68條引腳的正方形管殼中，管殼四面引腳。68根引腳中有5條引腳未編碼（NC），Vcc有2條，Vss有3條。 80286引腳符號(hào)和名稱 符號(hào) I/O 名稱 符號(hào) I/O 名稱 CLK I 系統(tǒng)時(shí)鐘 INTR I 中斷請(qǐng)求 D15～D0 I/O 數(shù)據(jù)總線 NMI I 不可屏蔽中斷請(qǐng)求 A23～A0 O 地址總線 PEREQ I 協(xié)處理器操作數(shù)請(qǐng)求 O 總線高字節(jié)有效 O 協(xié)處理器操作數(shù)響應(yīng) O 總線周期狀態(tài) I 協(xié)處理器忙 M/ O 存儲(chǔ)器/IO選擇 I 協(xié)處理器出錯(cuò) COD/ O 代碼/中斷響應(yīng) RESET I 系統(tǒng)總清 ： O 總線封鎖 Vss I 系統(tǒng)地 I 總線準(zhǔn)備就緒 Vcc I +5V電源 HOLD I 總線保持請(qǐng)求 CAP I 襯底濾波電容器 HLDA O 總線保持響應(yīng) 80286對(duì)8086基本指令集進(jìn)行了擴(kuò)展。 2．80386微處理 80386CPU內(nèi)部結(jié)構(gòu)由6個(gè)邏輯單元組成，它們分別是：總線接口部件BIU（Bus Interface Unit）、指令預(yù)取部件IPU（Instruction Prefetch Unit）、指令譯碼部件IDU（Instruction 80386引腳名稱和功能 信號(hào)名稱 信號(hào)功能 有效狀態(tài) 輸入/輸出 CLK2 時(shí)鐘 I D31～D0 數(shù)據(jù)總線 IO ～ 字節(jié)使能 低 O A31～A0 地址總線 O W/ 寫讀指示 O D/ 數(shù)據(jù)控制指示 O M/ 存儲(chǔ)器I/O指示 O 總線封鎖指示 低 O 地址狀態(tài) 低 O 下地址請(qǐng)求 低 I 總線寬度16位 低 I 傳送認(rèn)可（準(zhǔn)備好） 低 I HOLD 總線占用請(qǐng)求 高 I HLDA 總線占用認(rèn)可 高 O PEREQ 協(xié)處理器請(qǐng)求 高 I 協(xié)處理器忙 低 I 協(xié)處理器出錯(cuò) 低 I INTR 可屏蔽中斷請(qǐng)求 高 I NMI 不可屏蔽中斷請(qǐng)求 高 I RESET 復(fù)位 高 I Decode unit）、執(zhí)行部件EU（Execution Unit）、段管理部件SU（Segment Unit）和頁(yè)管理部件PU（Paging Unit）。CPU采用流水線方式，可并行地運(yùn)行取指令、譯碼、執(zhí)行指令、存儲(chǔ)管理、總線與外部接口等功能，達(dá)到四級(jí)并行流水操作（取指令、指令譯碼、操作數(shù)地址生成和執(zhí)行指令操作）。 80386采用PGA（管腳柵格陣列）封裝技術(shù)，芯片封裝在正方形管殼內(nèi)，管殼每邊三排引腳，共132根。 3．80486微處理器 Intel公司于1989年推出了第二代32位微處理器80486。集成度是386的4倍以上，168個(gè)引腳，PGA封裝，體系結(jié)構(gòu)與386幾乎相同，但在相同的工作頻率下處理速度比386提高了2～4倍，80486的工作頻率最低為25MHz，最高達(dá)到132MHz。其主要特點(diǎn)如下： （1）采用精簡(jiǎn)指令系統(tǒng)計(jì)算機(jī)RISC（Reduced Instruction Set Computer）技術(shù)，減少不規(guī)則的控制部分，從而縮減了指令的譯碼時(shí)間。 （2）內(nèi)含8KB的高速緩存（Cache），用于對(duì)頻繁訪問(wèn)的指令和數(shù)據(jù)實(shí)現(xiàn)快速的存取。如果CPU所需要的指令或數(shù)據(jù)在高速緩存中（即命中），則勿需插入等待狀態(tài)便直接把指令或數(shù)據(jù)從Cache中取到；相反，如果未命中，CPU便從主存中讀取指令或數(shù)據(jù)。由于存儲(chǔ)訪問(wèn)的局部性，高速緩存的“命中”率一般很高，使得插入的等待狀態(tài)很少，同時(shí)高“命中率”必然降低外部總線的使用頻率，提高了系統(tǒng)的性能。 （3）80486芯片內(nèi)包含有與獨(dú)立的80387完全兼容且功能又有所擴(kuò)充的片內(nèi)80387協(xié)處理器，稱作浮點(diǎn)運(yùn)算部件（FPU）。 （4）80486采用了猝發(fā)式總線（Burst Bus）技術(shù)，系統(tǒng)取得一個(gè)地址后，與該地址相關(guān)的一組數(shù)據(jù)都可以進(jìn)行輸入/輸出，有效地解決了CPU與存儲(chǔ)器之間的數(shù)據(jù)交換問(wèn)題。 （5）80486CPU與8086/8088的兼容性是以實(shí)地址方式來(lái)保證的。其保護(hù)地址方式和80386指標(biāo)一樣，80486也繼承了虛擬8086方式。 （6）80486CPU的開發(fā)目標(biāo)是實(shí)現(xiàn)高集成化，并支持多處理機(jī)系統(tǒng)。可以使用N個(gè)80486構(gòu)成多處理機(jī)的結(jié)構(gòu)。 4．Pentium微處理器 1993年3月Intel公司推出Pentium微處理器，后又相繼推出了高能奔騰Pentium Pro、多能奔騰Pentium MMX以及奔騰第二代（PⅡ）、第三代（PⅢ）和P4。奔騰機(jī)主頻也從最初的60MHz提高到1GHz以上。Pentium芯片內(nèi)含310萬(wàn)個(gè)晶體管，原來(lái)被置于片外的單元如數(shù)學(xué)協(xié)助處理器和Cache等，被集成到片內(nèi)，速度得到顯著的提高。Pentium的設(shè)計(jì)中采用了新的體系結(jié)構(gòu)，大大提高了CPU的主體性能。第一代奔騰芯片內(nèi)置32位地址總線和64位數(shù)據(jù)總線以及浮點(diǎn)運(yùn)算單元、存儲(chǔ)管理單元和兩個(gè)8KB的Cache（分別用于指令和數(shù)據(jù)），還有一個(gè)SMM（System Management Mode）系統(tǒng)管理模式。 Pentium新型體系結(jié)構(gòu)可以歸納為以下四個(gè)方面： （1）超標(biāo)量流水線 超標(biāo)量流水線（Superscalar）設(shè)計(jì)是Pentium處理器技術(shù)的核心，它由u與v兩條指令流水線構(gòu)成。每條流水線都擁有自己的ALU、地址生成電路和數(shù)據(jù)Cache接口。這種流水線結(jié)構(gòu)允許Pentium在單個(gè)時(shí)鐘周期內(nèi)執(zhí)行兩條整數(shù)指令，比相同頻率的80486CPU性能提高了一倍。與80486流水線相類似，Pentium的每一條流水線也分為5個(gè)步驟：指令預(yù)取、指令譯碼、地址生成、指令執(zhí)行、回寫。當(dāng)一條指令完成預(yù)取步驟，流水線就可以開始對(duì)另一條指令的操作。但與80486不同的是，由于Pentium的雙流水線結(jié)構(gòu)，它可以一次執(zhí)行兩條指令，每條流水線中執(zhí)行一條。這個(gè)過(guò)程稱為“指令并行”。在這種情況下，要求指令必須是簡(jiǎn)單指令，且v流水線總是接受u流水線的下一條指令。但如果兩條指令同時(shí)操作產(chǎn)生的結(jié)果發(fā)生沖突時(shí)，則要求Pentium還必須借助與適用的編譯工具產(chǎn)生盡量不沖突的指令序列，以保證其有效使用。 （2）獨(dú)立的指令Cache和數(shù)據(jù)Cache 80486片內(nèi)有8KB的Cache，而Pentium有2個(gè)8KB的Cache，指令和數(shù)據(jù)各使用一個(gè)Cache，使Pentium的性能大大超過(guò)80486微處理器。例如，流水線的第一步驟為指令預(yù)取，在這一步中，指令從指令Cache中取出來(lái)，如果指令和數(shù)據(jù)合用Cache，則指令預(yù)取和數(shù)據(jù)操作之間將很可能發(fā)生沖突。而提供兩個(gè)獨(dú)立Cache將可避免這種沖突并允許兩個(gè)操作同時(shí)進(jìn)行。 （3）重新設(shè)計(jì)的浮點(diǎn)運(yùn)算單元 Pentium的浮點(diǎn)單元在80486的基礎(chǔ)上進(jìn)行了徹底的改進(jìn)，每個(gè)時(shí)鐘周期能完成一個(gè)或兩個(gè)浮點(diǎn)運(yùn)算。 （4）分支預(yù)測(cè) 循環(huán)操作在軟件設(shè)計(jì)中使用十分普通，而且每次在循環(huán)中對(duì)循環(huán)條件的判斷占用了大量的CPU時(shí)間，為此，Pentium提供一個(gè)稱為分支目標(biāo)緩沖器BTB（Branch Target Buffer）的小Cache來(lái)動(dòng)態(tài)地預(yù)測(cè)程序分支，提高循環(huán)程序運(yùn)行速度。 四、8086/8088 CPU芯片的引腳及其功能8086/8088 CPU具有40條引腳，雙列直插式封裝，采用分時(shí)復(fù)用地址數(shù)據(jù)總線，從而使8086/8088 CPU用40條引腳實(shí)現(xiàn)20位地址、16位數(shù)據(jù)、控制信號(hào)及狀態(tài)信號(hào)的傳輸。8086/8088 CPU芯片可以在兩種模式下工作，即最大模式和最小模式。 最大模式：指系統(tǒng)中通常含有兩個(gè)或多個(gè)微處理器（即多微處理器系統(tǒng)），其中一個(gè)主處理器就是8086/8088 CPU，另外的處理器可以是協(xié)處理器I/O處理器。 最小模式：在系統(tǒng)中只有8086/8088一個(gè)微處理器。 1. 兩種模式公用的引腳的定義 AD0～AD15（Address/Data Bus）：分時(shí)復(fù)用的地址數(shù)據(jù)線。雙向。 在了解分時(shí)復(fù)用的概念之前必須先了解總線周期概念： 總線周期：CPU對(duì)存儲(chǔ)單元或I/O端口每讀/寫一次數(shù)據(jù)（一個(gè)字節(jié)或一個(gè)字）所需的時(shí)間稱為一個(gè)總線周期。通常情況下，一個(gè)總線周期分為4個(gè)時(shí)鐘周期，即TTTT4。 下面講解AD15～AD0的具體分時(shí)復(fù)用的問(wèn)題：（8088只有AD7～AD0） 在T1期間作地址線A15～A0用，此時(shí)是輸出的（是存儲(chǔ)單元的低十六位地址或I/O端口的十六位地址）； 在T2～T4期間作數(shù)據(jù)線D15～D0用，此時(shí)是雙向的。 A19/S6～A16/S3：分時(shí)復(fù)用，輸出引腳。 在T1期間，作地址線A19～A16用，對(duì)存儲(chǔ)單元進(jìn)行讀寫時(shí)，高四位地址線由A19～A16給出； 在T2～T4期間作為S6～S3狀態(tài)線用。 狀態(tài)線的特征如下： S5：用來(lái)表示中斷允許狀態(tài)位IF的當(dāng)前設(shè)置。 S6：恒為“0”，以表示CPU當(dāng)前連在總線上。 /S7：三態(tài)輸出，高8位數(shù)據(jù)總線有效/狀態(tài)復(fù)用引腳。（8088是 /S7） 在T1狀態(tài)：作 用，該引腳為0時(shí)，表示高8位數(shù)據(jù)線上的數(shù)據(jù)有效； 在T2～T4狀態(tài)：輸出狀態(tài)信號(hào)S7，未定義。 GND ：地線（兩個(gè)），分別為引腳1和20； ：讀，三態(tài)輸出，當(dāng) =0時(shí)，表示CPU當(dāng)前正在讀存儲(chǔ)器或I/O接口。 READY：準(zhǔn)備就緒，輸入。當(dāng)CPU要訪問(wèn)的存儲(chǔ)器或I/O端口已準(zhǔn)備好傳送數(shù)據(jù)時(shí)，存儲(chǔ)器或I/O端口置READY=1，否則置READY=0，CPU在T3狀態(tài)采樣READY，若READY=0，則插入Tw，然后在插入Tw狀態(tài)繼續(xù)采樣 READY，直至READY=1為止，才進(jìn)入T4。 ：輸入，測(cè)試信號(hào)。當(dāng)CPU執(zhí)行WAIT指令時(shí)，CPU每隔5個(gè)T對(duì)TEST進(jìn)行一次測(cè)試，當(dāng)測(cè)試到 =1，則CPU重復(fù)執(zhí)行WAIT指令，即CPU處于空閑等待狀態(tài)，直到測(cè)試到 =0時(shí)，等待狀態(tài)結(jié)束，CPU繼續(xù)執(zhí)行后續(xù)指令。 INTR：輸入，可屏蔽中斷請(qǐng)求，高電平有效，當(dāng)外設(shè)向CPU提出中斷請(qǐng)求時(shí)，置INTR=1，若此時(shí)IF=1，則CPU響應(yīng)中斷。 NMI：輸入，非可屏蔽中斷請(qǐng)求，上升沿有效。只要CPU采樣到NMI由低電平到高電平的跳變，不管IF的狀態(tài)如何，CPU都會(huì)響應(yīng)。 RESET：輸入，復(fù)位。該引腳保持4T狀態(tài)以上時(shí)間高電平，則可復(fù)位，復(fù)位后，CPU停止當(dāng)前操作，且對(duì)F、IP、DS、SS、ES及指令隊(duì)列緩沖器清零，而CS置為FFFFH。復(fù)位后，CPU從FFFF0H開始執(zhí)行程序。 CLK：輸入，時(shí)鐘，它提供了處理器和總線控制器的定時(shí)操作，典型值為8MHz。 Vcc：電源，+5V。 2）最小模式控制信號(hào)引腳（當(dāng)MN/MX接Vcc時(shí)） 系統(tǒng)控制線全部由8086CPU發(fā)出。 HOLD：輸入，總線請(qǐng)求。用于其它主控器（其它處理器、DMA等）向本CPU 請(qǐng)求占用總線。 HLDA：總線請(qǐng)求響應(yīng)，輸出。CPU一旦檢測(cè)到HOLD=1時(shí)，則在當(dāng)前總線周期結(jié)束后，輸出HLDA=1，表示響應(yīng)總線請(qǐng)求，并讓出總線使用權(quán)給其它主控器，直至其它主控器用完總線后，HOLD變?yōu)榈碗娖剑琀LDA才輸出為低，本CPU重新占用總線。在總線響應(yīng)期間，凡是三態(tài)的總線均處于高阻狀態(tài)。