計(jì)算機(jī)組成原理課程設(shè)計(jì)(編輯修改稿)
2025-02-09 17:55 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 T6EM→WPC→PC+1EMEN,EMRD,WENT5W→MARWEN，WARENT4EM→WEMEN，WENT3A+W→DBUS→AS2 ~S0,AEN,FEN14SUB A,@R從累加器A中減去間址存儲(chǔ)器的值001101XX101T5R?→DBUS→MARRRD,MAREN,X2 ~X0R, DBUS, MAR, EM, A, W, ALU,FT4EM→WEMEN,EMRD,WENT3ALU(AW)→DBUS→AS2 ~S0,AEN,FEN28OR A,II累加器A“或”立即數(shù)II011011XX101T5PC→MARPCOE MARENPC, MAR, EM, W,A,ALU,FT4EM→W,PC→PC+1EMEN, EMRD WENT3W OR A→DBUS→A S2 ~S0，AEN33MOV R?,A將A中的值送入R?中100000XX011T3A→DBUS→R?AENA, DBUS, A 流程圖如下： 圖4 7號(hào)指令流程圖圖5 第14號(hào)指令 圖6 28號(hào)指令 圖7 第33號(hào)指令指令周期安排： 圖8 分3號(hào)指令【系統(tǒng)實(shí)現(xiàn)】1）邏輯電路的圖形符號(hào)表示、功能 圖9（2）系統(tǒng)實(shí)現(xiàn)library IEEE。use 。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned valuesuse 。 Unment the following library declaration if instantiating any Xilinx primitives in this code.library UNISIM。use 。entity cycle is Port ( A : in STD_LOGIC。 B : in STD_LOGIC。 CYA : in STD_LOGIC。 CYB : in STD_LOGIC。 CLK : in STD_LOGIC。 cya1:OUT STD_LOGIC。 cyb1:OUT STD_LOGIC)。 end cycle。architecture Behavioral of cycle isbegin PROCESS(CLK) IS BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN IF(A=39。139。) THEN IF(CYA=39。039。 AND CYB =39。039。) THEN cya1=39。139。 cyb1=39。139。 END IF。 IF(CYA=39。139。 AND
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