計(jì)算機(jī)組成原理課程設(shè)計(jì)---設(shè)計(jì)嵌入式cisc模型計(jì)算機(jī)(編輯修改稿)
2025-02-09 18:32 本頁面
【文章內(nèi)容簡介】 12H 00010101 JMP INPUT 13H 11100000 14H 00000100 L2：OUT1 R1 15H 11110100 END八 機(jī)器語言功能仿真圖及波形分析①執(zhí)行MOV R1,0 MOV R2，4②IN1 R0； DEC R2； TEST R0③JS L1 為負(fù)執(zhí)行IMUL然后ADD R0，R1然后判斷R2為負(fù)則跳出輸出，否則跳到繼續(xù)輸出九 故障現(xiàn)象和故障分析 頂層電路無法正常運(yùn)行，結(jié)果發(fā)現(xiàn)是線的粗細(xì)影響頂層電路的連接，導(dǎo)致無法查出錯(cuò)誤。十 心得體會 通過將近兩周的學(xué)習(xí)，每天沒日沒夜的思索，終于通過自己的努力，做出這個(gè)課程設(shè)計(jì)，雖然諸多地方按照書上來做，覺得很機(jī)械，從老師那基本沒學(xué)到什么東西，自己不斷看書，不斷發(fā)掘，突然明白了許多東西，開始做時(shí)甚是迷茫加恐怖，但慢慢發(fā)現(xiàn)迎難而上，發(fā)現(xiàn)沒有解決不了的問題真的學(xué)到了很多。十一軟件清單1）ALU單元：LIBRARY IEEE。USE 。USE 。USE 。ENTITY ALU ISPORT( A:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 B:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 S1,S0:IN STD_LOGIC。 BCDOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SF:OUT STD_LOGIC )。END ALU。ARCHITECTURE A OF ALU ISSIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0)。BEGIN PROCESS(S1,S0) BEGIN IF(S1=39。039。 AND S0=39。039。)THEN 執(zhí)行加法運(yùn)算 AA=39。039。amp。A。 BB=39。039。amp。B。 TEMP=AA+BB。 BCDOUT=TEMP(7 DOWNTO 0)。 ELSIF(S1=39。039。 AND S0=39。139。)THEN 判斷符號位 IF(A(7)=39。039。) THEN SF=39。039。 ELSIF(A(7)=39。139。) THEN SF=39。139。 END IF。 ELSIF(S1=39。139。 AND S0=39。039。)THEN 執(zhí)行減一運(yùn)算 TEMP=A1。 BCDOUT=TEMP(7 DOWNTO 0)。 ELSIF(S1=39。139。AND S0=39。139。)THEN TEMP(6 DOWNTO 0)=A(6 DOWNTO 0)*B(6 DOWNTO 0)。 TEMP(7)=A(7) XOR B(7)。 BCDOUT=TEMP(7 DOWNTO 0)。 SF=TEMP(7)。 END IF。 END PROCESS。END A。2）狀態(tài)字單元：LIBRARY IEEE。USE 。ENTITY LS74 ISPORT(LDFR:IN STD_LOGIC。CY,ZI,SF:IN STD_LOGIC。FC,FZ,FS:OUT STD_LOGIC)。END LS74。ARCHITECTURE A OF LS74 ISBEGIN PROCESS(LDFR) BEGIN IF(LDFR39。EVENT AND LDFR=39。139。)THEN FS=SF。 END IF。 END PROCESS。END A。3）暫存器、通用寄存器、地址寄存器LS273:LIBRARY IEEE。USE 。ENTITY LS273 ISPORT( D:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 CLK:IN STD_LOGIC。 O:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。END LS273。ARCHITECTURE A OF LS273 ISBEGIN PROCESS(CLK) BEGIN IF(CLK39。EVENT AND CLK=39。139。) THEN O=D。 END IF。 END PROCESS。END A。4）1：2分配器FEN2：LIBRARY IEEE。USE 。ENTITY FEN2 ISPORT( X:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 WR,LED_B:IN STD_LOGIC。 W1,W2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。END FEN2。ARCHITECTURE A OF FEN2 ISBEGIN PROCESS(LED_B,WR) BEGIN IF(LED_B=39。039。 AND WR=39。039。) THEN W2=X。 ELSE W1=X。 END IF。 END PROCESS。END A。5）3選1數(shù)據(jù)選擇器MUX3：LIBRARY IEEE。USE 。ENTITY MUX3 ISPORT( ID:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 SW_B,CS:IN STD_LOGIC。 N1,N2:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 EW:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END MUX3。ARCHITECTURE A OF MUX3 ISBEGIN PROCESS(SW_B,CS) BEGIN IF(SW_B=39。039。) THEN EW=ID。 ELSIF(CS=39。039。)THEN EW=N2。 ELSE EW=N1。 END IF。 END PROCESS。END A。6）4選1數(shù)據(jù)選擇器MUX4：LIBRARY IEEE。USE 。ENTITY MUX4 ISPORT( C,D,E,F: IN STD_LOGIC。 X1,X2,X3,X4: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 W: out STD_LOGIC_VECTOR(7 DOWNTO 0))。END MUX4。ARCHITECTURE A OF MUX5 ISSIGNAL SEL: STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGIN SEL=Famp。Eamp。Damp。C。 PROCESS(SEL) BEGIN IF(SEL=1110) THEN R0_out
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號-1