計算機組成原理cpu設計(編輯修改稿)
2025-07-27 07:38 本頁面
【文章內容簡介】 ALUS2]=[0,1]，選AC←AC∨DR，[ALUS1,ALUS2]=[1,0]，選AC AC + DR39。， )用硬布線的方法設計控制器組成： 計數(shù)器：保存當前狀態(tài)共有9個狀態(tài)（四條指令，共有9個狀態(tài)）所以需要一個四——16位譯碼器，譯碼器中有7個狀態(tài)沒用到。 譯碼器：接收當前狀態(tài)并為每個狀態(tài)生成單獨的信號 邏輯組合：接受單獨的狀態(tài)信號，為每一部件生成控制信號以及計數(shù)器的控制信號原理圖：計數(shù)器LD INC CLR譯碼器邏輯輸入控制信號計數(shù)器與譯碼器的設計：1. FETCH1狀態(tài)：規(guī)定計數(shù)器的0值，使用計數(shù)器的CLR＝1到達這一狀態(tài)。（指令執(zhí)行完畢后，轉入的取址狀態(tài)。）2. 將順序狀態(tài)設定為計數(shù)器的連續(xù)值，用INC實現(xiàn)。3 利用IR映射1 [IR]0來確定指令的執(zhí)行如下表IR計數(shù)值狀態(tài)001000COM1011010JREL1101100OR1111110SUB1指令的執(zhí)行FETCH1――――――――――――――――0FETCH2――――――――――――――――1FETCH3――――――――――――――――2COM1: ――――――――――――――――8JREL1：――――――――――――――――10 OR1： ――――――――――――――――12 OR2： ――――――――――――――――13 SUB11：――――――――――――――――14 SUB12：――――――――――――――――15FETCH3FETCH1FETCH2OR1SUB11COUNTERLD INC CLR012DECODER8.1012131415COM1JREL1OR2SUB12FETCH1FETCH2FETCH2COM1JREL1OR1OR2SUB11SUB121IR[1..0]044計數(shù)器控制信號的確定LD：在取址周期的FETCH3狀態(tài)中發(fā)出，進入執(zhí)行周期的第一個狀態(tài)（裝載1IR[]0進入指令的正確執(zhí)行周期）FETCH3：IR←DR[7,6], AR←DR[5…0]INC：CLR：如上圖所示根據(jù)譯碼器的輸出信號組合后產(chǎn)生ＣＰＵ中寄存器的有關信號１ ARLOAD(裝載地址寄存器的控制信號) FETCH1：AR←PCFETCH3：AR←DR[5…0]2 PCLOAD PCINCPCLOAD =JREL1： PC←PC+ DR[5…0]PCINC =FETCH2：PC←PC+13 DRLOAD(實現(xiàn)DR←M)FETCH2+OR1+SUB11４ ACLOAD (實現(xiàn)AC←AC’， AC←AC∨DR，AC AC + DR39。) ACLOAD＝COM1+ OR2+ SUB12５ IRLOAD= FETCH36 ALUS1,ALUS2 與ＡＣ相連的ＡＬＵ有兩個控制信號[ALUS1,ALUS2]=[0,0], 選COM1: AC←AC’ [ALUS1,ALUS2]=[0,1]，選OR2： AC←AC∨DR；[ALUS1,ALUS2]=[1,0]，選SUB12： AC AC + DR39。ALUS1= SUB12ALUS2= OR2緩沖器控制信號許多操作需從內部總線上獲取數(shù)據(jù)，ＣＰＵ必須能控制緩沖器以便在合適的時間將正確的數(shù)據(jù)放到總線上，為此應滿足如下邏輯關系。MEMBUS= FETCH2+ OR1+ SUB11PCBUS= FETCH1READ= FETCH2+ OR1+ SUB11DRBUS= FETCH3+ JREL1+ OR2+ SUB12 部分電路圖如下：FETCH1FETCH3ARLOADJREL1 PCLOADFETCH2 PCINCFETCH3 IRLOADFETCH2OR1SUB11DRLOADCOM1 OR2 SUB12AC
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