【文章內(nèi)容簡介】 639。b000100。 100。 op = 639。b001111。 end endmodule然后進行仿真，仿真結(jié)果如圖所示：b． ALUop的設(shè)計與實現(xiàn)在ISE集成開發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個Verilog Module模塊，名稱為：ALUop，然后輸入其實現(xiàn)代碼：module ALUop( input [5:0] func, input [1:0] ALUctr, output [2:0] ALU_op )。 wire i_Rt = ALUctr[1] amp。 ~ALUctr[0]。assign ALU_op[2]=(i_Rtamp。((~func[2]amp。func[1])|(func[2] amp。func[0]))) | ALUctr[0]。assign ALU_op[1]=(i_Rt amp。func[2] amp。func[1])| (ALUctr[1]amp。 ALUctr[0])。assign ALU_op[0]=(i_Rt amp。func[2] amp。~func[1])。endmodule在ISE集成開發(fā)環(huán)境中，對模塊ALUop進行綜合（Synthesize）， 綜合結(jié)果如圖：在ISE集成開發(fā)環(huán)境中，對模塊ALUop進行仿真（Simulation）。首先輸入如下測式代碼：module ALU_tb。 // Inputs reg [31:0] A。 reg [31:0] B。 reg [2:0] ALU_operation。 // Outputs wire [31:0] Result。 wire Zero。 // Instantiate the Unit Under Test (UUT) ALU uut ( .A(A), .B(B), .ALU_operation(ALU_operation), .Result(Result), .Zero(Zero) )。 initial begin // Initialize Inputs A = 0。 B = 0。 ALU_operation = 0。 // Wait 100 ns for global reset to finish 100。 A = 1。 B = 1。 ALU_operation = 0。 // Add stimulus here 100 A = 2。 B = 2。 ALU_operation = 4。 100 A = 1。 B = 1。 ALU_operation = 1。 100 A = 1。 B = 1。 ALU_operation = 5。 100 A = 1。 B = 1。 ALU_operation = 2。 end endmodule然后進行仿真，仿真結(jié)果如圖所：c． 將Control與ALUop封裝成Controller在ISE集成開發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個Verilog Module模塊，名稱為：Controller，然后輸入其實現(xiàn)代碼：module Controller( input [5:0] op, input [5:0] func, output RegDst, output RegWrite, output ALUSrc, output MemWrite, output MemRead, output MemtoReg, output Branch, output [2:0] ALU_op )。 wire [1:0] ALUctr。 Control U0 (op, RegDst, RegWrite, ALUSrc, MemWrite, MemRead, MemtoReg, Branch, ALUctr)。 ALUop U1 (func, ALUctr, ALU_op)。endmodule在ISE集成開發(fā)環(huán)境中，對模塊Controller進行綜合（Synthesize），綜合結(jié)果如圖：在ISE集成開發(fā)環(huán)境中，對模塊Controller進行仿真（Simulation）。首先輸入如下測式代碼：module Controller_tb。 // Inputs reg [5:0] op。 reg [5:0] func。 // Outputs wire RegDst。 wire RegWrite。 wire ALUSrc。 wire MemWrite。 wire MemRead。 wire MemtoReg。 wire Branch。 wire [2:0] ALU_op。 // Instantiate the Unit Under Test (UUT) Controller uut ( .op(op), .func(func), .RegDst(RegDst), .RegWrite(RegWrite), .ALUSrc(ALUSrc), .MemWrite(MemWrite), .MemRead(MemRead), .MemtoReg(MemtoReg), .Branch(Branch), .ALU_op(ALU_op) )。 initial begin // Initialize Inputs op = 0。 func = 0。 // Wait 100 ns for global reset to finish 100。 op =639。b100011。 100 op=639。b101011。 100 op=639。b000100。 100 op=639。b001111。 endendmodule然后進行仿真，仿真結(jié)果如圖所示:（6）取指電路的設(shè)計與實現(xiàn)取指電路需完成ADD3PC寄存器、多路選擇器和左移兩位模塊，從而實現(xiàn)該取指電路。a．ADD32的設(shè)計與實現(xiàn)在ISE集成開發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個Verilog Module模塊，名稱為：ADD32，然后輸入其實現(xiàn)代碼：module ADD32( input [31:0] A, B, output [31:0] C )。 assign C = A + B。endmodule在ISE集成開發(fā)環(huán)境中，對模塊Controller進行綜合（Synthesize），綜合結(jié)果如圖：b．左移兩位模塊（Left_2_Shifter）的設(shè)計與實現(xiàn)在ISE集成開發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個Verilog Module模塊，名稱為：Left_2_Shifter，然后輸入其實現(xiàn)代碼：module Left_2_Shifter( input [31:0] d, output [31:0] o )。 assign o = {d[29:0], 239。b00}。endmodule在ISE集成開發(fā)環(huán)境中，對模塊Controller進行綜合（Synthesize），綜合結(jié)果如圖：c．綜合取指電路（Fetch）的設(shè)計與實現(xiàn)在ISE集成開發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個Verilog Module模塊，名稱為：Fetch，然后輸入其實現(xiàn)代碼：module Fetch( input Reset, input Clock, input [31:0] B_addr, input Z, B, output [31:0] addr )。 reg [31:0] PC。 wire [31:0] U0_o。 wire [31:0] U1_C。 wire [31:0] U2_C。 wire [31:0] Next_PC。 wire sel = Z amp。 B。 Left_2_Shifter U0 (B_addr, U0_o)。 ADD32 U1 (PC, 4, U1_C)。 ADD32 U2 (U1_C, U0_o, U2_C)。 MUX32_2_1 M1 (U1_C, U2_C, sel, Next_PC)。 assign addr = PC。 always @ (posedge Clock or negedge Reset) begin if (Reset == 0) PC = 0。 else PC = Next_PC。 end endmodule在ISE集成開發(fā)環(huán)境中，對模塊Fetch進行綜合（Synthesize），綜合結(jié)果如圖：在ISE集成開發(fā)環(huán)境中，對模塊Fetch進行仿真（Simulation）。首先輸入如下測式代碼：module FETCH_T。 // Inputs reg clock。 reg reset。 reg [31:0] b_addr。 reg B。 reg Z。 // Outputs wire [31:0] inst。 wire [31:0] o_addr。 wire [31:0] o