【正文】 n = 1。 A = 1。 reg [2:0] ALU_operation。b110) ? {B[15:0], 1639。 // Add stimulus here end endmodule然后進(jìn)行仿真，仿真結(jié)果如圖所示:（4）運(yùn)算器（ALU）設(shè)計(jì)與實(shí)現(xiàn)在ISE集成開(kāi)發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個(gè)Verilog Module模塊，名稱為：ALU，然后輸入其實(shí)現(xiàn)代碼：module ALU( input [31:0] A, B, input [2:0] ALU_operation, output [31:0] Result, output Zero )。 50。b00001。 Wn = 0。 reg Write。amp。 100。首先輸入如下測(cè)式代碼：module Sign_Extender_t。 sel =0。 B=3239。 // Outputs wire [31:0] O。 sel = 1。 B = 539。 sel = 0。輸入如下測(cè)式代碼： module MUX5_2_1_T。七、 實(shí)驗(yàn)器材（設(shè)備、元器件）：（一）安裝了Xilinx ISE Design Suite （二）FPGA開(kāi)發(fā)板：Anvyl Spartan6/XC6SLX45（三）計(jì)算機(jī)與FPGA開(kāi)發(fā)板通過(guò)JTAG（Joint Test Action Group）接口連接，其連接方式如圖所示。（三） MIPS指令格式化MIPS指令系統(tǒng)結(jié)構(gòu)有MIPS32和MIPS64兩種。一條指令的執(zhí)行過(guò)程包括：取指令→分析指令→取操作數(shù)→執(zhí)行指令→保存結(jié)果。263125212016151110650oprsrtrdsafuncR型指令263125212016150oprsrtimmediateI型指令2631250opaddressJ型指令本實(shí)驗(yàn)只選取了9條典型的MIPS指令來(lái)描述CPU邏輯電路的設(shè)計(jì)方法。（二）CPU各功能模塊的設(shè)計(jì)與實(shí)現(xiàn)。（二）基本功能器件的設(shè)計(jì)與實(shí)現(xiàn)（1）多路選擇器的設(shè)計(jì)與實(shí)現(xiàn)（MUX5_2_1）的設(shè)計(jì)與實(shí)現(xiàn)在ISE集成開(kāi)發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個(gè)Verilog Module模塊，名稱為：MUX5_2_1，然后輸入其實(shí)現(xiàn)代碼：module MUX5_2_1( input [4:0] A, input [4:0] B, input Sel, output [4:0] O )。 // Instantiate the Unit Under Test (UUT) MUX5_2_1 uut ( .A(A), .B(B), .sel(sel), .C(C) )。 sel = 1。b00000。 // Inputs reg [31:0] A。 // Wait 100 ns for global reset to finish 100。h00000101。b1, d[15:0]}。 // Wait 100 ns for global reset to finish 100。 assign A = (Rn1 == 0) ? 0 : Register[Rn1]。 // Inputs reg [4:0] Rn1。 // Instantiate the Unit Under Test (UUT) RegFile uut ( .Rn1(Rn1), .Rn2(Rn2), .Wn(Wn), .Write(Write), .Wd(Wd), .A(A), .B(B), .Clock(Clock) )。 Rn1 = 539。 Clock = 0。 100。 B : (ALU_operation == 339。輸入如下測(cè)式代碼： module ALU_tb。 B = 0。 ALU_operation = 4。 B = 1。 op[3]。 assign MemWrite =i_Sw。 // Inputs reg [5:0] op。 wire [1:0] ALUctr。b100011。 op = 639。func[0]))) | ALUctr[0]。endmodule在ISE集成開(kāi)發(fā)環(huán)境中，對(duì)模塊ALUop進(jìn)行綜合（Synthesize）， 綜合結(jié)果如圖：在ISE集成開(kāi)發(fā)環(huán)境中，對(duì)模塊ALUop進(jìn)行仿真（Simulation）。 initial begin // Initialize Inputs A = 0。 B = 2。 100 A = 1。首先輸入如下測(cè)式代碼：module Controller_tb。 wire MemtoReg。b100011。a．ADD32的設(shè)計(jì)與實(shí)現(xiàn)在ISE集成開(kāi)發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個(gè)Verilog Module模塊，名稱為：ADD32，然后輸入其實(shí)現(xiàn)代碼：module ADD32( input [31:0] A, B, output [31:0] C )。 wire [31:0] U1_C。 MUX32_2_1 M1 (U1_C, U2_C, sel, Next_PC)。 reg [31:0] b_addr。 initial begin // Initialize Inputs clock = 0。 clock=0。 clock=0。 clock=0。 clock=1。 clock=0。 100。 wire ALUSrc。 ALU U2 (ALU_A, ALU_B, ALU_op, Result, Z)。 // Inputs reg Reset。 wire [31:0] NextPC。 //100。 Clock = 0。 Clock = 0。在ISE集成開(kāi)發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇New Source命令，創(chuàng)建一個(gè)Verilog Module模塊，名稱為：Inst_ROM，然后輸入其實(shí)現(xiàn)代碼：module Inst_ROM( input [31:0] address, output [31:0] inst )。//lw assign ram [3] = 3239。//bep assign ram [7] = 3239。 // Outputs wire [31:0] inst。 address = 8。 address = 24。 input [31:0] DataIn。
end integer i。 wire [31:0] Result。在ISE集成開(kāi)發(fā)環(huán)境中，對(duì)模塊Inst_ROM進(jìn)行仿真（Simulation）。 // Instantiate the Unit Under Test (UUT) MainBoard uut ( .Clock(Clock), .Reset(Reset), .Inst(Inst), .Pc(Pc), .Aluout(Aluout), .B_data(B_data) )。 Reset = 1。 Clock = ~Clock。 100。 Reset = 1。 Clock = ~Clock。 100。 Reset = 1。九、 實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：在一個(gè)時(shí)鐘周期內(nèi)所設(shè)計(jì)的CPU能夠完成一條指令的執(zhí)行，指令執(zhí)行結(jié)果與預(yù)期的結(jié)果是一致的。 報(bào)告評(píng)分： 指導(dǎo)教師簽字：37。十、 實(shí)驗(yàn)結(jié)論：?jiǎn)沃芷贑PU在一個(gè)時(shí)鐘周期完成指令的所有執(zhí)行步驟，簡(jiǎn)化了CPU的設(shè)計(jì)，但是這樣沒(méi)有考慮不同部件完成時(shí)間上的差異，所以導(dǎo)致CPU各部件的利用率不高，采用多周期流水線CPU可以提高利用率，但是難度也會(huì)增大許多。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 0。 // Inputs reg Clock。 Data_Flow U0(Reset, Clock, Inst, Data_DtF, MemWrite, MemRead, Result, B_data, NextPC)。i32。 output [31:0] DataOut。 address = 28。 address = 12。 initial begin // Initialize Inputs address = 0。//sw assign ram [8] = 3239。//lw assign ram [4] = 3239。 assign ram [0] = 3239