【正文】 endmodule在ISE集成開發(fā)環(huán)境中，對模塊Inst_ROM進行綜合（Synthesize），綜合結(jié)果如圖:在ISE集成開發(fā)環(huán)境中，對模塊Inst_ROM進行仿真（Simulation）。首先輸入如下測式代碼：module Inst_ROM_tb。 // Inputs reg [31:0] address。 // Outputs wire [31:0] inst。 // Instantiate the Unit Under Test (UUT) Inst_ROM uut ( .address(address), .inst(inst) )。 initial begin // Initialize Inputs address = 0。 // Wait 100 ns for global reset to finish 100。 address = 0。 100。 address = 4。 100。 address = 8。 100。 address = 12。 100。 address = 16。 100。 address = 20。 100。 address = 24。 100。 address = 28。 // Add stimulus here end endmodule然后進行仿真，仿真結(jié)果如圖:（9）Data Mem模塊的設計與實現(xiàn)對于實驗而言，32個32位單元的數(shù)據(jù)存儲器已滿足需求（實際情況應該是以字節(jié)編址）。由于需要保存并寫入數(shù)據(jù)，所以應設置32個reg型變量，要求初始化0、2號單元的內(nèi)容為5。在ISE集成開發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標右鍵，在彈出 的菜單中選擇New Source命令，創(chuàng)建一個Verilog Module模塊，名稱為：data_mem，然后輸入其實現(xiàn)代碼：module data_mem(Addr, Read, Write, DataIn, Clock, DataOut)。 input [31:0] Addr。 input Read, Write。 input [31:0] DataIn。 input Clock。 output [31:0] DataOut。 reg [31:0] ram [0:31]。
assign DataOut = Read ? ram[Addr[6:2]] : 3239。hxxxxxxxx。
always @ (posedge Clock) begin
ram[Addr[6:2]] = Write ? DataIn : 3239。hxxxxxxxx。
end integer i。

initial begin
for(i = 0。i32。i = i + 1) ram[i] = i。
end
endmodule在ISE集成開發(fā)環(huán)境中，對模塊data_mem進行綜合（Synthesize）， 綜合結(jié)果如圖:（10）MainBoard模塊的設計與實現(xiàn)在ISE集成開發(fā)環(huán)境中，在工程管理區(qū)任意位置單擊鼠標右鍵，在彈出 的菜單中選擇New Source命令，創(chuàng)建一個Verilog Module模塊，名稱為：MainBoard，然后輸入其實現(xiàn)代碼：module MainBoard( input Clock,Reset, output [31:0] Inst, output [31:0] Pc, output [31:0] Aluout, output [31:0] B_data )。 wire [31:0] addr_FtI。 wire [31:0] Data_DtF。 wire MemWrite,MemRead。 wire [31:0] Result。 wire [31:0] NextPC。 Data_Flow U0(Reset, Clock, Inst, Data_DtF, MemWrite, MemRead, Result, B_data, NextPC)。 Inst_ROM U1(NextPC, Inst)。 Data_MEM U2(Clock, Data_DtF, B_data, Result, MemWrite, MemRead)。 assign Pc = NextPC。 assign Aluout = Result。 endmodule在ISE集成開發(fā)環(huán)境中，對模塊MIPS_CPU進行綜合（Synthesize）， 綜合結(jié)果如圖22所示。在ISE集成開發(fā)環(huán)境中，對模塊Inst_ROM進行仿真（Simulation）。首先輸入如下測式代碼：module MainBoard_tb。 // Inputs reg Clock。 reg Reset。 // Outputs wire [31:0] Inst。 wire [31:0] Pc。 wire [31:0] Aluout。 wire [31:0] B_data。 // Instantiate the Unit Under Test (UUT) MainBoard uut ( .Clock(Clock), .Reset(Reset), .Inst(Inst), .Pc(Pc), .Aluout(Aluout), .B_data(B_data) )。 initial begin // Initialize Inputs Clock = 0。 Reset = 0。 // Wait 100 ns for global reset to finish 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 100。 Clock = ~Clock。 Reset = 1。 end endmodule然后進行仿真，仿真結(jié)果如圖: 在該轉(zhuǎn)移的地方進行了轉(zhuǎn)移，成功。九、 實驗數(shù)據(jù)及結(jié)果分析：在一個時鐘周期內(nèi)所設計的CPU能夠完成一條指令的執(zhí)行，指令執(zhí)行結(jié)果與預期的結(jié)果是一致的。通過仿真可以看到最終順利實現(xiàn)了每個模塊的功能，成功解決了之前出錯的PC轉(zhuǎn)移問題，整個CPU按照設計好的指令運行。十、 實驗結(jié)論：單周期CPU在一個時鐘周期完成指令的所有執(zhí)行步驟，簡化了CPU的設計，但是這樣沒有考慮不同部件完成時間上的差異，所以導致CPU各部件的利用率不高，采用多周期流水線CPU可以提高利用率，但是難度也會增大許多。十一、 總結(jié)及心得體會：我本身對這次實驗很興趣，指導教師陳老師也非常和藹耐心地指導，所以比較順利地完成了整個實驗。本次實驗完全是獨立完成，沒有任何抄襲，包括實驗報告的編寫，每一段代碼都是自己寫出來的，每一張圖片也都是自己截的圖，雖然整個過程花的時間比較多，但確實收獲很多，很開心，也希望能得到一個好的成績。本次實驗讓我切實感受到了仿真的好處，計算機仿真在實際生產(chǎn)中的作用，也很好地鍛煉了自己的邏輯思維能力，對課堂第四章第五章的內(nèi)容有了更為深刻的理解。要合理地將本次實驗中“把龐大的部件分割為許多小部件，逐一解決” 的方法運用到對其它問題的解決中。十二、 對本實驗過程及方法、手段的改進建議： 建議增加2個實驗學時，同時將要實現(xiàn)的指令增加為十一條，增加運算器溢出信號Overflow、判斷溢出的加法運算，以及J型指令的設計與實現(xiàn)，從而進一步鍛煉自己。 報告評分： 指導教師簽字：37