[理學(xué)]組合邏輯電路(編輯修改稿)
2025-01-04 01:20 本頁面
【文章內(nèi)容簡介】 AA B CCBAA B CCABAA B CY???????????)()(2 若兩個(gè)乘積項(xiàng)中分別包含同一個(gè)因子的原變量和反變量，而其他因子都相同時(shí)，則這兩項(xiàng)可以合并成一項(xiàng)，并消去互為反變量的因子。 運(yùn)用摩根定律 運(yùn)用分配律 運(yùn)用分配律 邏輯函數(shù)化簡的意義：邏輯表達(dá)式越簡單，實(shí)現(xiàn)它的電路越簡單，電路工作越穩(wěn)定可靠。 BAFEB C DABAY ???? )(1BAB CDBADABADB CDABADCDBAY??????????????)()(2 如果乘積項(xiàng)是另外一個(gè)乘積項(xiàng)的因子，則這另外一個(gè)乘積項(xiàng)是多余的。 運(yùn)用摩根定律 利用公式Ａ＋ＡＢ＝Ａ，消去多余的項(xiàng)。 利用公式Ａ＋ＡＢ＝Ａ＋Ｂ，消去多余的變量。 CABCABABCBAABCBCAABY??????????)(DCBADBACBADBACBADBACCBADCBDCACBAY??????????????????)()( 如果一個(gè)乘積項(xiàng)的反是另一個(gè)乘積項(xiàng)的因子，則這個(gè)因子是多余的。 利用公式Ａ＝Ａ（Ｂ＋Ｂ），為某一項(xiàng)配上其所缺的變量，以便用其它方法進(jìn)行化簡。 CACBBABBCAACBCBACBABCACBACBACBBACCBACBAACBBABACBCBBAY?????????????????????????)()1()1()()(利用公式Ａ＋Ａ＝Ａ，為某項(xiàng)配上其所能合并的項(xiàng)。 BCACABBCAA B CCBAA B CCABA B CBCACBACABA B CY?????????????)()()(4 組合邏輯電路 組合邏輯部件是指具有某種邏輯功能的中規(guī)模集成組合邏輯電路芯片 。 常用的組合邏輯部件有加法器 、數(shù)值比較器 、 編碼器 、 譯碼器 、 數(shù)據(jù)選擇器和數(shù)據(jù)分配器等 。 1）半加器 加法器 能對兩個(gè) 1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。 半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS?????=1amp。AiBiSiCiAiBiSiCi∑CO半加器符號半加器電路圖加數(shù) 本位的和 向高位的進(jìn)位 2）全加器 能對兩個(gè) 1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于 3個(gè) 1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。 Ai Bi Ci 1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1Ai、 Bi：加數(shù)， Ci1： 低位來的進(jìn)位， Si：本位的和， Ci：向高位的進(jìn)位。 iiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBAC?????????????1111)()(11111111111)()()()(??????????????????????????iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBASiiiiii BACBAC ??? ? 1)(全加器的邏輯圖和邏輯符號 =1amp。amp。AiBiCi 1SiCi 邏輯圖圖 223 全加器的邏輯圖和符號amp。=11???? iiii CBASA iB iC i 1S iC iC I C O∑邏輯符號圖 2 2 3 全實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器 。 串行進(jìn)位加法器 構(gòu)成 ：把 n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0 1A3 B3 A2 B2 A1 B1 A0 B0∑ COCICOCI∑ ∑ ∑COCICOCICICICICICICICICI特點(diǎn) ：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。 為了提高運(yùn)算速度，在邏輯設(shè)計(jì)上采用超前進(jìn)位的方法，即每一位的進(jìn)位根據(jù)各位的輸入同時(shí)預(yù)先形成，而不需要等到低位的進(jìn)位送來后才形成，這種結(jié)構(gòu)的多位數(shù)加法器稱為超前進(jìn)位加法器。 數(shù)值比較器 用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器。 設(shè) A＞ B時(shí) L1＝ 1； A＜ B時(shí) L2＝ 1； A＝ B時(shí) L3＝ 1。得 1位數(shù)值比較器的真值表。 A B L1( A B ) L2( A B ) L3( A = B )0 00 11 01 10 0 10 1 01 0 00 0 11位數(shù)值比較器 ?????????????BABAABBALBALBAL321AB11≥ 1L 2 ( A B )L 3 ( A = B )L 1 ( A B )amp。amp。邏輯表達(dá)式 邏輯圖 編碼器 實(shí)現(xiàn)編碼操作的電路稱為編碼器。 輸入輸 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 11） 3位二進(jìn)制編碼器 輸入8個(gè)互斥的信號輸出3位二進(jìn)制代碼 真值表 753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY???????????????I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a ) 由或門構(gòu)成 (b ) 由與非門構(gòu)成≥ 1 ≥ 1≥ 1 amp。 amp。amp。邏輯表達(dá)式 邏輯圖 輸 入I輸 出Y3 Y2 Y1 Y00( I0)1( I1)2( I2)3( I3)4( I4)5( I
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